特許
J-GLOBAL ID：200903020913948498
パターン形成方法及び半導体装置の製造方法
発明者：
,
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出願人/特許権者：
代理人 (6件)：
鈴江 武彦
, 河野 哲
, 中村 誠
, 蔵田 昌俊
, 村松 貞男
, 橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-199942
公開番号（公開出願番号）：特開2005-043420
出願日： 2003年07月22日
公開日（公表日）： 2005年02月17日
要約：
【課題】反転マスクプロセスを用いて、所定のパターンを作成すること。【解決手段】被加工膜3上にレジスト膜5を形成し、レジスト膜5をパターニングし、被加工膜3上にレジスト膜5を覆うマスク層6を回転塗布法を用いて形成し、マスク層6の表面を後退させて、レジスト膜5の上面を露出させ、レジスト膜5上面の露出後、レジスト膜5を除去し、マスク層6をマスクにして被加工膜3をエッチングし、レジスト膜5のパターンが形成されている領域において、レジスト膜5の被覆率が90%以上となる最大の正方形領域の一辺の長さy(μm)と、レジスト膜5の被覆率が10%以下となる最大の正方形領域の一辺の長さx(μm)との関係が、【数8】を満たす。【選択図】 図1
請求項（抜粋）：
被加工膜上に第1のレジスト膜を形成する工程と、
前記第1のレジスト膜をパターニングする工程と、
前記被加工膜上に前記第1のレジスト膜を覆うマスク層を回転塗布法を用いて形成する工程と、
前記マスク層の表面を後退させて、前記第1のレジスト膜の上面を露出させる工程と、
前記第1のレジスト膜上面の露出後、前記第1のレジスト膜を除去する工程と、
前記マスク層をマスクにして前記被加工膜をエッチングする工程とを含み、
前記第1のレジスト膜のパターンが形成されている領域において、前記レジスト膜の被覆率が90%以上となる最大の正方形領域の一辺の長さy(μm)と、前記レジスト膜の被覆率が10%以下となる最大の正方形領域の一辺の長さx(μm)との関係が、
IPC (4件)：
G03F7/40
, G03F7/26
, H01L21/027
, H01L21/3065
G03F7/40 521
, G03F7/26 511
, H01L21/30 573
, H01L21/302 105B
2H096AA25
, 2H096BA01
, 2H096HA30
, 2H096JA04
, 2H096JA06
, 2H096KA19
, 5F004DA01
, 5F004DA26
, 5F004DB23
, 5F004DB24
, 5F004DB26
, 5F004EA03
, 5F004EA27
, 5F046NA05
, 5F046NA07
