特許

J-GLOBAL ID：200903020922968442

半導体記憶装置

発明者： 塚田 修一
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-287728
公開番号（公開出願番号）：特開平8-147995
出願日： 1994年11月22日
公開日（公表日）： 1996年06月07日
要約：

【要約】【目的】同一動作モードで通常のメモリセルアレイ及び冗長メモリセルアレイのテストができ、テスト時間の短縮、チップ面積の縮減、テストパターンの自由度の向上をはかる。【構成】冗長ワード線選択回路4を、行アドレス信号のビットX(m+1)が“1”レベルのときには行アドレス信号ADr(X0〜Xm)の所定のビットに従って複数の冗長ワード線RWLのうちの所定のワード線を選択レベルとすると共に冗長回路活性化信号RCAを活性化レベルとする回路とする。通常のメモリセルアレイ1のワード線WLは冗長回路活性化信号RCAが非活性化レベルのとき行アドレス信号ADr(X0〜Xm)によって選択レベルとなる。従ってヒューズ回路41に不良アドレス設定前に、同一動作モードで通常のメモリセルアレイ1及び冗長メモリセルアレイ2rを同時にテストできる。

請求項（抜粋）：

複数の通常メモリセルを行方向,列方向に配置した通常のメモリセルアレイと、選択レベルのとき前記メモリセルアレイの通常メモリセルを行単位で選択する複数の行線と、冗長メモリセルを複数行配置し前記メモリセルアレイに不良メモリセルが存在するとき行単位で置換するための冗長メモリセルアレイと、選択レベルのとき前記冗長メモリセルアレイの冗長メモリセルを行単位で選択する複数の冗長行線と、冗長回路活性化信号が非活性化レベルのとき行アドレス信号に従って前記複数の行線のうちの所定の行線を選択レベルとし前記冗長回路活性化信号が活性化レベルのときは前記複数の行線全てを非選択レベルとする行線選択回路と、不良アドレス設定回路を含み予め定められた信号のレベルが第1のレベルのとき前記不良アドレス設定回路に不良アドレスが設定されていて前記行アドレス信号がこの不良アドレスを指定したときにはこの不良アドレスと対応する冗長行線を選択レベルとすると共に前記冗長回路活性化信号を活性化レベルとし前記行アドレス信号の指定アドレスが前記不良アドレス以外のとき及び不良アドレスが設定されていないときには前記複数の冗長行線全てを非選択レベルとすると共に前記冗長回路活性化信号を非活性化レベルとし、前記予め定められた信号のレベルが第2のレベルのとき前記不良アドレス設定回路の出力を無効化して前記行アドレス信号の指定アドレスに従って、前記複数の冗長行線のうちの所定の冗長行線を選択レベルとすると共に前記冗長回路活性化信号を活性化レベルとする冗長行線選択回路とを有することを特徴とする半導体記憶装置。

IPC (2件)：

G11C 29/00 301 ,  G11C 11/401

引用特許：

審査官引用 (4件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平5-030114   出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-212911   出願人：松下電器産業株式会社
• 特開平3-181100
  
• 特開平2-123591