特許
J-GLOBAL ID：200903021026769461

三次元多層半導体回路

発明者：
サイード・エヌ・テラニ

サイード・エヌ・テラニ について

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カマー・シララギ

カマー・シララギ について

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ハーバート・ゴロンキン

ハーバート・ゴロンキン について


出願人/特許権者：
モトローラ・インコーポレイテッド

モトローラ・インコーポレイテッド について


代理人 (1件)： 大貫 進介 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-197809
公開番号（公開出願番号）：特開2001-044279
出願日： 1999年07月12日
公開日（公表日）： 2001年02月16日
要約：
【要約】【課題】 回路密度を高め相互接続部の長さを最短に抑え、大規模化および複雑化が可能な三次元半導体回路およびそのの製造方法を提供する。【解決手段】 三次元半導体回路の製造方法は、ドープ・ポリシリコンを上側に有する導電層(13)を設け、パターニングし、アニールすることによって、半導体素子の第1単粒子ポリシリコン端子(16)を形成する。端子から垂直方向に、絶縁ゲート・コンタクト(30)を離間させ、垂直ビア(25)を規定し、ビア内にポリシリコンを堆積し、導電チャネル(35)を形成する。ビア内のポリシリコンの上側部分にドープし、半導体素子の第2端子(36)を形成し、ポリシリコンをアニールして、これを単粒子ポリシリコンに変換する。第2端子上において第2導電層(39)を堆積し、パターニングすることにより、半導体素子の第2端子コンタクトを規定する。
請求項（抜粋）：
三次元多層半導体回路の製造方法であってドープ・ポリシリコン層(14)を有する第1導電層(13)を設ける段階であって、前記ドープ・ポリシリコン層は前記第1導電送層上に位置し、複数の第1半導体素子の第1端子(16)を含むサブミクロン幾何学的形状にパターニングされ、前記ドープ・ポリシリコンが粒子を含む、段階;前記ドープ・ポリシリコン層をアニールし、前記粒子を膨張させて、前記第1端子の半導体コンタクトの各々の導電部分内における粒界を回避する段階;前記複数の第1半導体素子の前記第1端子(16)から垂直方向に離間された、絶縁ゲート・コンタクト(30)を形成し、垂直ビア(25)を規定し、前記第1端子の半導体コンタクトの各々の導電部分を、各ビアの1つの下面とする段階;前記ビア内において、前記第1端子半導体コンタクトの各々の導電部分上に、粒子を含むポリシリコンを堆積し、前記複数の第1半導体素子用の導電チャネル(35)を形成し、前記ビア内のポリシリコンの上側部分にをドープして、前記複数の第1半導体素子に第2端子半導体コンタクト(36)を形成する段階;前記ポリシリコン導電チャネルおよび前記ポリシリコン第2端子半導体コンタクトをアニールし、前記粒子を膨張させて、前記導電チャネルおよび前記第2端子半導体コンタクトの各々の導電部分内における粒界を回避する段階;および前記第2端子半導体コンタクト(36)上に第2導電層(39)を堆積およびパターニングを行って前記複数の第1半導体素子の第2端子(40)を規定する段階;から成ることを特徴とする方法。
Fターム (24件)：
5F033GG03 ,  5F033HH04 ,  5F033JJ01 ,  5F033JJ04 ,  5F033KK04 ,  5F033LL04 ,  5F033LL08 ,  5F033MM05 ,  5F033NN31 ,  5F033NN40 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ59 ,  5F033QQ65 ,  5F033QQ73 ,  5F033QQ80 ,  5F033QQ83 ,  5F033QQ89 ,  5F033TT08 ,  5F033VV03 ,  5F033VV06 ,  5F033XX03
引用特許：
審査官引用 (4件)
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