特許
J-GLOBAL ID：200903021227041440
半導体集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願平10-243971
公開番号（公開出願番号）：特開2000-077539
出願日： 1998年08月28日
公開日（公表日）： 2000年03月14日
要約：
【要約】【課題】nチャネルMOSFETのドレイン耐圧を向上できるCMOS回路を提供する。【解決手段】p基板1の表面層に島状nウエル領域2を形成し、島状nウエル領域2の表面層にpウエル領域3し、pウエル領域3の内側に、nオフセット領域4をフィールド酸化膜12の下に形成し、このnオフセット領域4内にn+ドレイン領域6を形成し、pウエル領域3内にn+ ソース領域5と、p+ サブ領域7を形成する。ポリシリコンで形成されるゲート電極9は、n+ ソース領域5上とpウエル領域3上とnオフセット領域4上に選択的に形成されたゲート酸化膜の上に形成され、ゲート電極9の内、n+ ドレイン領域6側はフィールド酸化膜12が形成される。一方、n+ ソース領域5と対向していないnオフセット領域4接合終端部A上にもゲート酸化膜8と同一条件の酸化膜8aを形成し、この酸化膜8aとフィールド酸化膜12の上にゲート電極9と同一条件でフィールドプレート13を形成し、ゲート電極9部と同一の耐圧構造にする。
請求項（抜粋）：
第1導電形半導体領域(3)の表面層に選択的に形成された第2導電形オフセット領域(4)と、第2導電形オフセット領域(4)と離れて第1導電形半導体領域(3)の表面層に選択的に形成された第2導電形ソース領域(5)と、第2導電形オフセット領域(4)の表面層に選択的に形成された第2導電形ドレイン領域(6)と、第2導電形オフセット領域(6)と第2導電形ソース領域(5)に挟まれた第1導電形半導体領域(3)の表面および第2導電形オフセット領域(4)の表面にゲート絶縁膜(8)を介して形成されるゲート電極(9)と、第1導電形半導体領域(3)の表面と第2導電形オフセット領域(4)の表面と第2導電形オフセット領域終端部(A)の表面に絶縁膜(8a)を介して形成されるフィールドプレート(13)と、第2オフセット領域(4)の表面に選択的に形成されるフィールド絶縁膜(12)とを備え、該フィールド絶縁膜(12)が前記ゲート電極(9)と前記フィールドプレート(13)で選択的に被覆されることを特徴とする半導体集積回路。
IPC (2件)：
H01L 21/8238
, H01L 27/092
5F048AA05
, 5F048AB10
, 5F048AC03
, 5F048BA01
, 5F048BB05
, 5F048BC03
, 5F048BC05
, 5F048BE02
, 5F048BE03
, 5F048BE04
