特許
J-GLOBAL ID：200903021238213072
MRAMデバイスの磁気エレクトロニクス素子を覆う導電層への接触方法
発明者：
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出願人/特許権者：
代理人 (1件)：
桑垣 衛
公報種別：公表公報
出願番号（国際出願番号）：特願2006-513086
公開番号（公開出願番号）：特表2006-524436
出願日： 2004年04月16日
公開日（公表日）： 2006年10月26日
要約：
誘電領域を覆う記憶素子層を形成する工程を含む磁気エレクトロニクス素子を覆う導電層への接触方法。第1導電層(26)が記憶素子層(18)を覆うように成長する。第1誘電層(28)が第1導電層(26)を覆うように成長し、第1マスキング層(28)を形成するためにパターン化およびエッチング処理される。第1マスキング層(28)を用いて第1導電層(26)がエッチング処理される。第2誘電層(36)が第1マスキング層(28)及び誘電領域を覆うように成長する。第1マスキング層(28)を露出させるために第2誘電層(36)の一部が除去される。第1マスキング層(28)が第2誘電層(36)に比べて早い速度でエッチング処理されるように、第2誘電層(36)及び第1マスキング層(28)が化学エッチング処理される。このエッチング処理により第1導電層(26)が露出する。
請求項（抜粋）：
磁気エレクトロニクス素子を覆う導電層への接触方法であって、
誘電領域を覆うように記憶素子層を形成する工程と、
該記憶素子層を覆うように第1導電層を成長させる工程と、
該第1導電層を覆うように第1誘電層を成長させる工程と、
第1マスキング層を形成するために、該第1誘電層をパターン化およびエッチング処理する工程と、
該第1マスキング層を用いて該第1導電層をエッチング処理する工程と、
該第1マスキング層および該誘電領域を覆うように第2誘電層を成長させる工程であって、該第2誘電層が該第1誘電層と異なる材料を含むことと、
該第1マスキング層を露出するために、該第2誘電層の一部を除去する工程と、
該第1マスキング層が該第2誘電層に比べて早い速度でエッチング処理されて、該第1マスキング層のエッチング処理によって該第1誘電層が露出するように、該第2誘電層および該第1マスキング層を化学エッチング処理する工程とを含み、
記憶素子層を形成する工程が、該誘電領域を覆うように第1磁気層を形成する工程と、該第1磁気層を覆うように分離層を形成する工程と、該トンネル障壁層を覆うように第2磁気層を形成する工程とを含む方法。
IPC (4件)：
H01L 43/12
, H01L 27/105
, H01L 21/824
, H01L 21/28
H01L43/12
, H01L27/10 447
, H01L21/28 301R
4M104BB02
, 4M104BB04
, 4M104BB14
, 4M104BB17
, 4M104BB30
, 4M104BB32
, 4M104CC00
, 4M104DD65
, 4M104GG16
, 4M104GG20
, 4M119AA19
, 4M119BB01
, 4M119BB03
, 4M119JJ01
, 4M119JJ15
, 5F092AA11
, 5F092AB08
, 5F092AC12
, 5F092AD03
, 5F092BB22
, 5F092BB23
, 5F092BB33
, 5F092BB34
, 5F092BB35
, 5F092BB42
, 5F092BB43
, 5F092BB55
, 5F092BB81
, 5F092BB82
, 5F092BC04
, 5F092CA02
, 5F092CA08
, 5F092CA15
