特許
J-GLOBAL ID：200903021305231374
輪郭付けられたフローテイングゲート・セルの製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
中村 稔 (外9名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-342641
公開番号（公開出願番号）：特開2002-118186
出願日： 2000年10月04日
公開日（公表日）： 2002年04月19日
要約：
【要約】 (修正有)【課題】 メモリセルのサイズを小さくしても、構造的な欠陥を抑制できるフローテイングゲートの製造方法を提供する。【解決手段】 メモリセルのフローテイングゲート120は、第1 111及び第2 113の両端領域及びその中心領域からなる凹型構造とし、半導体基板100上に酸化物構造126の垂直方向の厚さより高く形成し、ポリシリコン誘電膜108上にワード線制御ゲートとなるポリシリコンの第3層150を堆積する。フロティングゲート120と第3層150と接触面積は凹形のため十分に大きく、制御ゲートとの結合比は大きく維持される。
請求項（抜粋）：
フローテイングゲート・メモリセルに使用される輪郭付けられたフローテイングゲートを形成する方法であって、離間された第1及び第2酸化物構造と第1及び第2酸化物構造間のフローテイングゲート領域との上にポリシリコン層を形成して、フローテイングゲート領域内に形成されたポリシリコン層が第1酸化物構造に近い第1端領域と第2酸化物構造に近い第2端領域と第1及び第2端領域間の横方向に位置する中心領域とを有して、第1及び第2端領域がそれぞれ中心領域の垂直厚さよりも大きい垂直厚さを有するようにし、フローテイングゲート領域内のポリシリコン層の一部を、第1及び第2端領域の垂直厚さが中心領域の垂直厚さよりも大きいまま留まるように除去することを含む方法。
IPC (4件)：
H01L 21/8247
, H01L 27/115
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, H01L 29/78 371
5F001AA31
, 5F001AB02
, 5F001AC02
, 5F083EP03
, 5F083EP22
, 5F083EP77
, 5F083ER03
, 5F083ER16
, 5F083ER19
, 5F083ER22
, 5F083GA09
, 5F083JA33
, 5F083KA06
, 5F083KA12
, 5F083NA08
, 5F083PR40
, 5F101BA13
, 5F101BB02
, 5F101BC02
