特許
J-GLOBAL ID:200903021483709385
セルフアラインされたダマシンゲート
発明者:
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出願人/特許権者:
代理人 (3件):
鈴木 正剛
, 佐野 良太
, 村松 義人
公報種別:公表公報
出願番号(国際出願番号):特願2006-538035
公開番号(公開出願番号):特表2007-511071
出願日: 2004年10月08日
公開日(公表日): 2007年04月26日
要約:
基板上のフィン領域、ソース領域、およびドレイン領域をパターン化するステップと、フィン領域中にフィン(310)を形成するステップと、フィン領域中にマスク(320)を形成するステップと、を含む、MOS電界効果トランジスタ(MOSFET)(200)を形成する方法である。この方法は、MOSFETのチャネル領域(330)を露出するように、マスク(320)をエッチングするステップと、チャネル領域(330)中のフィン(310)の幅を薄くするようにフィン(310)をエッチングするステップと、フィン(310)上にゲートを形成するステップと、ゲート、ソース領域およびドレイン領域に対するコンタクトを形成するステップと、をさらに含む。
請求項(抜粋):
基板上にフィン(310)を形成するステップと、
前記基板上にマスク(320)を形成するステップと、
前記MOSFET(200)のチャネル領域(330)を露出するように、前記マスク(320)をエッチングするステップと、
前記チャネル領域(330)中の前記フィン(310)の幅を薄くするステップと、
前記フィン(310)の両側上に広がるゲートを形成するステップと、
を含む、MOS電界効果トランジスタ(MOSFET)(200)を形成する方法。
IPC (5件):
H01L 29/786
, H01L 29/417
, H01L 29/423
, H01L 29/49
, H01L 21/336
FI (5件):
H01L29/78 617J
, H01L29/50 M
, H01L29/58 G
, H01L29/78 618C
, H01L29/78 616K
Fターム (53件):
4M104AA01
, 4M104AA02
, 4M104AA09
, 4M104BB01
, 4M104BB18
, 4M104BB20
, 4M104BB21
, 4M104BB30
, 4M104BB32
, 4M104BB33
, 4M104CC01
, 4M104CC05
, 4M104DD75
, 4M104DD84
, 4M104EE03
, 4M104EE16
, 4M104FF14
, 4M104GG09
, 4M104GG10
, 4M104GG14
, 5F110AA03
, 5F110AA16
, 5F110CC01
, 5F110DD01
, 5F110DD05
, 5F110DD13
, 5F110EE01
, 5F110EE04
, 5F110EE05
, 5F110EE08
, 5F110EE09
, 5F110EE14
, 5F110EE29
, 5F110EE31
, 5F110EE41
, 5F110EE42
, 5F110EE50
, 5F110FF01
, 5F110FF02
, 5F110FF03
, 5F110FF04
, 5F110FF23
, 5F110FF29
, 5F110GG01
, 5F110GG02
, 5F110GG03
, 5F110GG12
, 5F110GG22
, 5F110GG25
, 5F110HK05
, 5F110HK40
, 5F110QQ08
, 5F110QQ11
引用特許:
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