メモリ制御回路

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-357647
公開番号（公開出願番号）：特開2001-175496
出願日： 1999年12月16日
公開日（公表日）： 2001年06月29日
要約：

【要約】【課題】メモリを短時間に初期化することにより、メモリを搭載したLSIを効率よく検証することができるメモリ制御回路を提供する。【解決手段】リングオシレータ10はリセット信号期間中、高速クロック信号を生成する。カウンタ20は高速クロック信号を入力しメモリ60の初期値書込アドレス信号を生成する。書込アドレス信号選択回路40はカウンタが生成した初期値書込アドレス信号と通常動作状態におけるデータ書込アドレス信号とを入力しリセット信号により初期値書込アドレス信号を選択しメモリに入力する。書込制御信号選択回路50は高速クロック信号と通常動作状態における書込制御信号とを入力しリセット信号により高速クロック信号を選択しメモリに出力する。書込データ選択回路30は所定の初期値データと通常動作状態におけるメモリ書込データとを入力しリセット信号により初期値データを選択しメモリに出力する。

請求項（抜粋）：

LSIを検証する際の、LSIに搭載するメモリの初期化処理において、入力されたリセット信号期間中、高速クロック信号を生成する手段を有し、前記高速クロック信号を基に前記メモリの書込アドレス信号および書込制御信号を生成し、所定の初期値データを前記メモリに書き込み初期化することを特徴とするメモリ制御回路。

IPC (4件)：

G06F 11/22 350 , G01R 31/28 , G06F 1/24 , G06F 12/16 340

FI (4件)：

G06F 11/22 350 F , G06F 12/16 340 S , G01R 31/28 B , G06F 1/00 350 C

Fターム (21件)：

2G032AA07 , 2G032AB01 , 2G032AE07 , 2G032AE08 , 2G032AE10 , 2G032AE12 , 2G032AG02 , 2G032AG07 , 2G032AK01 , 5B048AA19 , 5B048DD05 , 5B048FF03 , 5B054AA01 , 5B054AA11 , 5B054BB06 , 5B054CC02 , 9A001BB03 , 9A001BB05 , 9A001JJ45 , 9A001KK37 , 9A001LL05

引用特許：

審査官引用 (7件)

特開昭62-075992
特開昭62-075992
メモリ装置
公報種別：公開公報出願番号：特願平6-170618 出願人：鹿児島日本電気株式会社

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