特許

J-GLOBAL ID：200903021680179932

半導体装置

発明者： 秋田 浩伸 ,  白武 慎一郎 ,  河野 良洋
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-361406
公開番号（公開出願番号）：特開2000-243932
出願日： 1999年12月20日
公開日（公表日）： 2000年09月08日
要約：

【要約】【課題】本発明は、ワード線駆動回路のような繰り返しパターンを含むDRAMにおいて、チップ面積を縮小できるようにすることを最も主要な特徴とする。【解決手段】たとえば、ワード線WL7〜WL4をそれぞれ選択するためのデコーダ11-0〜11-3を有する第1の繰り返し単位11と、これと同一構成とされた(ワード線WL0〜WL3をそれぞれ選択するためのデコーダ12-0〜12-3を有する)第2の繰り返し単位12とを、それらの境界領域に対して鏡面対称に配置する。こうして、隣接する第1,第2の繰り返し単位11,12の境界部に位置する配線16およびコンタクトCT10を、互いに共有させる構成となっている。

請求項（抜粋）：

少なくとも2本以上の配線を選択する複数のデコーダを有する第1の繰り返し単位と、前記第1の繰り返し単位と同一構成で、かつ、前記第1の繰り返し単位と鏡面対称に隣接して配置された第2の繰り返し単位とを具備し、前記第1,第2の繰り返し単位の境界部に位置する配線およびコンタクトを、前記第1,第2の繰り返し単位が互いに共有することを特徴とする半導体装置。

IPC (8件)：

H01L 27/108 ,  H01L 21/8242 ,  G11C 11/41 ,  G11C 11/407 ,  G11C 11/401 ,  G11C 29/00 671 ,  H01L 27/10 471 ,  H01L 27/10 481

FI (10件)：

H01L 27/10 681 F ,  G11C 29/00 671 F ,  H01L 27/10 471 ,  H01L 27/10 481 ,  G11C 11/34 301 E ,  G11C 11/34 354 D ,  G11C 11/34 371 A ,  G11C 11/34 371 K ,  H01L 27/10 681 A ,  H01L 27/10 681 E

引用特許：

出願人引用 (3件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平9-122324   出願人：株式会社日立製作所
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平8-344669   出願人：株式会社日立製作所
• 半導体装置
  公報種別：公開公報   出願番号：特願平8-238907   出願人：株式会社日立製作所

審査官引用 (3件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平9-122324   出願人：株式会社日立製作所
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平8-344669   出願人：株式会社日立製作所
• 半導体装置
  公報種別：公開公報   出願番号：特願平8-238907   出願人：株式会社日立製作所