特許
J-GLOBAL ID：200903039412722271

半導体記憶装置

発明者：
橘川 五郎

橘川 五郎 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-122324
公開番号（公開出願番号）：特開平10-312682
出願日： 1997年05月13日
公開日（公表日）： 1998年11月24日
要約：
【要約】【課題】 階層形ワード線方式の利点を維持しながら、この欠点であるサブワードドライバの面積を小さくし、さらに高速化も図ることができる半導体記憶装置を提供する。【解決手段】 階層形ワード線構成を用いた64Mビットあるいは256MビットDRAMであって、メインローデコーダ領域、メインワードドライバ領域、カラムデコーダ領域、周辺回路/ボンディングパッド領域、メモリセルサブアレー、センスアンプ領域、サブワードドライバ領域、交差領域などが半導体チップ上に形成され、サブワードドライバは、1個のPMOSトランジスタMP1と1個のNMOSトランジスタMN1との2個からなり、メインワード線MWBのLowレベルを負電圧とし、サブワード線SWの出力レベルは非選択時には0V、選択時にはHighレベル(VPP)となるように構成されている。
請求項（抜粋）：
メインワード線とサブワード線とからなる階層形ワード線構成の半導体記憶装置であって、サブワードドライバは1個のPMOSトランジスタと1個のNMOSトランジスタとからなり、前記メインワード線のLowレベルを負電圧とし、前記サブワード線の出力レベルは非選択時には0V、選択時にはHighレベルであることを特徴とする半導体記憶装置。
IPC (5件)：
G11C 11/407 ,  G11C 11/41 ,  G11C 11/401 ,  H01L 27/108 ,  H01L 21/8242
FI (4件)：
G11C 11/34 354 D ,  G11C 11/34 301 E ,  G11C 11/34 362 H ,  H01L 27/10 681 A
引用特許：
審査官引用 (5件)
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