特許

J-GLOBAL ID：200903021922519610

半導体記憶装置及びその製造方法

発明者： 田中 正幸 ,  小澤 良夫 ,  石田 浩一 ,  名取 克晃 ,  犬宮 誠治
出願人/特許権者： 株式会社東芝
代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2005-027847
公開番号（公開出願番号）：特開2005-311300
出願日： 2005年02月03日
公開日（公表日）： 2005年11月04日
要約：

【課題】 膜はがれ、基板荒れ等のない信頼性の高い次世代不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】 半導体記憶装置は、半導体基板11と、前記半導体基板に形成された素子分離溝に埋め込まれ、複数の素子形成領域を画成する素子分離絶縁膜と、前記各素子形成領域に第1のゲート絶縁膜12を介して設けられた浮遊ゲート13、19と、前記浮遊ゲート上に第2のゲート絶縁膜20を介して設けられた制御ゲート22と、前記半導体基板に設けられたソース・ドレイン領域25とを具備し、前記第2のゲート絶縁膜20と前記制御ゲート22の界面に相互拡散層231が介在している。【選択図】 図7

請求項（抜粋）：

半導体基板と、 前記半導体基板に形成された素子分離溝に埋め込まれ、複数の素子形成領域を画成する素子分離絶縁膜と、 前記各素子形成領域に第1の絶縁膜を介して設けられた浮遊ゲートと、 前記浮遊ゲート上に第2の絶縁膜を介して設けられた制御ゲートと、 前記半導体基板に設けられたソース・ドレイン領域とを具備し、 少なくとも前記第2の絶縁膜と前記制御ゲートとの界面に相互拡散層が介在することを特徴とする半導体記憶装置。

IPC (4件)：

H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

FI (2件)：

H01L27/10 434 ,  H01L29/78 371

Fターム (24件)：

5F083EP04 ,  5F083EP23 ,  5F083EP56 ,  5F083EP76 ,  5F083GA21 ,  5F083GA27 ,  5F083JA02 ,  5F083JA06 ,  5F083JA19 ,  5F083MA06 ,  5F083MA20 ,  5F083NA01 ,  5F083NA06 ,  5F083PR33 ,  5F083PR34 ,  5F083PR40 ,  5F101BA26 ,  5F101BA36 ,  5F101BB05 ,  5F101BB08 ,  5F101BD02 ,  5F101BD34 ,  5F101BD35 ,  5F101BH16

引用特許：

出願人引用 (2件)

• 不揮発性メモリ素子及びその製造方法
  公報種別：公開公報   出願番号：特願2000-395492   出願人：株式会社ハイニックスセミコンダクター
• フラッシュメモリのゲート電極製造方法
  公報種別：公開公報   出願番号：特願2000-396572   出願人：現代電子産業株式会社

審査官引用 (7件)

• 特開昭61-127177
  
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願2002-138131   出願人：富士通株式会社
• 半導体装置を製造する方法
  公報種別：公表公報   出願番号：特願2001-500326   出願人：コーニンクレッカフィリップスエレクトロニクスエヌヴィ
• 特開平3-119765
  
• フラッシュメモリのゲート電極製造方法
  公報種別：公開公報   出願番号：特願2000-396572   出願人：現代電子産業株式会社
• 特開昭61-127177
  
• 特開平3-119765