特許
J-GLOBAL ID：200903022233659869

画像処理装置

発明者：
大森 睦弘

大森 睦弘 について

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加藤 雄

加藤 雄 について

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北 勝也

北 勝也 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平10-178559
公開番号（公開出願番号）：特開2000-011190
出願日： 1998年06月25日
公開日（公表日）： 2000年01月14日
要約：
【要約】【課題】ロジック回路と混載される記憶回路を有効に利用可能で、性能の低下を招くことなく、しかも高速処理動作、並びに低消費電力化を図れる画像処理装置を提供する。【解決手段】同一半導体チップに画像データを記憶するDRAMとロジック回路とを混載し、かつ、DRAMを独立した複数のDRAMモジュール1471〜1474により分割し、それらの複数に分割されたDRAMモジュール1471〜1474が、グラフィックス描画処理等を行うロジック回路部分の周辺部に配置する。これにより一回のアクセスでのビット線に占める有効データの割合が増加し、また、それぞれのDRAMモジュール1471〜1474からロジック回路部分までの距離が均一になり、固めて一方向に並べる場合に比較して、最も長くなるパス配線の長さを短くでき、全体の動作速度を向上できる利点がある。
請求項（抜粋）：
複数の記憶モジュールに分割され、少なくとも画像データを記憶する記憶回路と、上記記憶回路の記憶データに基づいて、画像データに所定の処理を行うロジック回路とを有し、上記記憶回路および上記ロジック回路が一つの半導体チップ内に混載され、かつ、上記複数に分割された記憶モジュールが上記ロジック回路の周辺部に配置されている画像処理装置。
IPC (7件)：
G06T 11/00 ,  G06F 12/00 580 ,  G06T 15/00 ,  G09G 5/20 ,  G09G 5/393 ,  G09G 5/395 ,  H01L 27/10 461
FI (7件)：
G06F 15/72 350 ,  G06F 12/00 580 ,  G09G 5/20 ,  G09G 5/36 530 E ,  G09G 5/36 530 F ,  H01L 27/10 461 ,  G06F 15/72 450 A
Fターム (25件)：
5B060AB13 ,  5B060AC13 ,  5B060GA00 ,  5B060GA01 ,  5B080CA04 ,  5B080CA08 ,  5B080GA14 ,  5B080GA22 ,  5C082BA12 ,  5C082BA46 ,  5C082BB15 ,  5C082BB25 ,  5C082BB26 ,  5C082CA51 ,  5C082DA42 ,  5C082DA56 ,  5C082DA57 ,  5C082DA86 ,  5C082EA04 ,  5C082EA08 ,  5C082MM02 ,  5C082MM04 ,  5F083AD00 ,  5F083GA01 ,  5F083ZA12
引用特許：
審査官引用 (7件)
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