特許
J-GLOBAL ID：200903022292217004
多ビット情報を記録する不揮発性メモリ回路
発明者：
出願人/特許権者：
代理人 (1件)：
土井 健二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-293027
公開番号（公開出願番号）：特開2001-118390
出願日： 1999年10月14日
公開日（公表日）： 2001年04月27日
要約：
【要約】【課題】非導電性のトラップゲートを有するセルトランジスタからなる多ビット不揮発性メモリ回路において、複数のデータを同時に読み出すことができるセルアレイ構成を提供する。【解決手段】本発明は、非導電性のトラップゲートTGを有するセルトランジスタMを複数配置した不揮発性メモリ回路において、行方向に隣接するセルトランジスタのソース・ドレイン領域SD1,SD2に共通に接続される複数のソース・ドレイン線SDLを有し、この隣接するソース・ドレイン線を、フローティング状態F、読み出し電圧印加状態BL、基準電圧状態0V、読み出し電圧状態BL、及びフローティング状態Fにし、読み出し電圧状態になっているソース・ドレイン線SDLをビット線として機能させ、複数のデータを同時に読み出すようにする。上記の状態は、ソース・ドレイン線に接続されたページバッファP/Bにより生成される。データの読み出しと保持が、ページバッファにより行われる。
請求項（抜粋）：
多ビット情報を記録する不揮発性メモリ回路において、基板表面に形成された第1及び第2のソース・ドレイン領域と、その間のチャネル領域上に順に形成された第1の絶縁層、非導電性のトラップゲート、第2の絶縁層、及びコントロールゲートとを有し、前記トラップゲートの少なくとも両端に局所的に電荷をトラップしてデータを記録する、複数のセルトランジスタと、行方向に配置された前記複数のセルトランジスタのコントロールゲートに接続された複数のワード線と、前記行方向に隣接する前記セルトランジスタのソース・ドレイン領域に共通に接続された複数のソース・ドレイン線と、前記複数のソース・ドレイン線にそれぞれ接続され、隣接するソース・ドレイン線群内の各ソース・ドレイン線に対して、順番にフローティング状態、読み出し電圧状態、基準電圧状態、読み出し電圧状態、フローティング状態の組み合わせを提供し、前記読み出し電圧状態のソース・ドレイン線から前記記録データを読み出す複数のページバッファとを有することを特徴とする不揮発性メモリ回路。
FI (2件)：
G11C 17/00 613
, G11C 17/00 641
5B025AA07
, 5B025AB01
, 5B025AC01
, 5B025AD05
, 5B025AE05
