特許
J-GLOBAL ID：200903063961270542

不揮発性半導体記憶装置およびそのデ-タ読みだし方法

発明者：
北沢 章司

北沢 章司 について


出願人/特許権者：
沖電気工業株式会社

沖電気工業株式会社 について


代理人 (1件)： 大西 健治
公報種別：公開公報
出願番号（国際出願番号）：特願平10-004057
公開番号（公開出願番号）：特開平11-203880
出願日： 1998年01月12日
公開日（公表日）： 1999年07月30日
要約：
【要約】【目的】 列間配置型構成のメモリマトリックスを有する不揮発性半導体記憶装置において、データ線からセンスアンプに電流を流入させる方式による読み出しを実現する。【構成】 メモリセルを構成するトランジスタM11E〜M36Eが直列に接続されてメモリ行が構成され、このメモリ列を複数配置し、各メモリ行のメモリセルを構成するトランジスタのゲ-トを接続した複数のワ-ドラインWL1〜WL3と、直列に接続されたメモリセルを構成するトランジスタM11E〜M36E間の接続点を接続した列配線SVL1〜SVL5、SBL1〜SBL6とでメモリアレイが構成されている。列配線のうち奇数番目の列配線SBL1〜SBL6にはビット線MBL1〜MBL6が接続され、列配線のうち偶数番目の列配線SVL1〜SVL5には選択トランジスタVLT1〜VLT5を介してバイアス電位供給線VLSが接続される。ビット線MBL1〜MBL6の2本を1組として、デ-タバス対DB1、DB2と選択的に接続させるマルチプレクサ回路T1〜T12があり、デ-タバス対DB1、DB2の夫々にはセンスアンプAMP1、AMP2が接続される。
請求項（抜粋）：
1トランジスタでメモリセルが構成され、このメモリセルを構成するトランジスタが直列に接続されてメモリ行が構成され、このメモリ列を複数配置し、各メモリ行のメモリセルを構成するトランジスタのゲ-トを接続した複数のワ-ドラインと、上記直列に接続されたメモリセルを構成するトランジスタ間の接続点を上記行と実質的に直交する方向に接続した列配線とを有するメモリアレイを有した不揮発性半導体記憶装置において、前記列配線のうち奇数番目の列配線に接続されたビット線と、前記列配線のうち偶数番目の列配線に選択トランジスタを介して接続されたバイアス電位供給線と、デ-タバス対と、前記ビット線の2本を1組として、前記デ-タバス対と選択的に接続させるマルチプレクサ回路と、前記デ-タバス対の夫々に接続されたセンスアンプとを有する不揮発性半導体記憶装置。
IPC (2件)：
G11C 16/04 ,  G11C 16/06
FI (2件)：
G11C 17/00 622 C ,  G11C 17/00 634 C
引用特許：
審査官引用 (7件)
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