特許
J-GLOBAL ID：200903022342971945
強誘電体メモリ装置
出願人/特許権者：
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-324558
公開番号（公開出願番号）：特開平9-082083
出願日： 1994年12月27日
公開日（公表日）： 1997年03月28日
要約：
【要約】【目的】動作の高速化,低消費電力化及び記憶破壊の防止、並びにワード線の制御の単純化をはかる。【構成】プレート線PLを常時中間電位Vmに固定する。外部アドレス信号による所定のワード線の選択レベルの前にビット線BL11,BL12を接地電位にプリチャージするプリチャージ・バランス回路3を設ける。この後、メモリセルに対する通常のアクセスを行った後、ビット線BL11,BL12を中間電位Vmに保持する中間電位供給回路5を設ける。この後所定のワード線を順次選択レベルとし、メモリセルのトランジスタTを導通させセルノードNmcの電位を中間電位Vmに補正する。
請求項（抜粋）：
強誘電体膜を相対向する2つの電極で挟んで形成され前記強誘電体膜の分極状態により2値情報を記憶,保持する容量素子とソース,ドレインのうちの一方を前記容量素子の一方の電極に接続するトランジスタとを備え行方向,列方向に配置された複数のメモリセル、これら複数のメモリセルの各行それぞれと対応して設けられ対応する行の各メモリセルのトランジスタのゲートと接続して選択レベルのときこれらメモリセルを選択状態とする複数のワード線、前記複数のメモリセルの各列それぞれと対応して設けられ対応する列の各メモリセルのトランジスタのソース,ドレインのうちの他方と接続する複数のビット線、及び前記複数のメモリセルの容量素子それぞれの他方の電極と接続するプレート線を含むメモリセルアレイと、前記2値情報の論理レベルの高レベル及び低レベルの中間レベルと対応する中間電位を前記プレート線に定常的に供給するプレート線電位供給手段と、前記複数のワード線のうちの所定のワード線が外部アドレス信号に応答して選択レベルとなる前の所定の期間に前記複数のビット線を前記2値情報の論理レベルの高レベル及び低レベルのうちの一方のレベルと対応する電位にプリチャージするプリチャージ回路と、このプリチャージ回路によりプリチャージされたビット線に選択状態のメモリセルから読出された信号を所定の期間所定の所定の基準レベルと比較し増幅する複数のセンス増幅器と、これら複数のセンス増幅器の増幅期間終了後前記複数のビット線を前記プレート線と同電位の中間電位に保持するビット線中間電位保持手段と、このビット線中間電位保持手段による前記複数のビットの中間電位保持期間中に前記複数のワード線のうちの所定のワード線を選択レベルとしてこのワード線に接続されたメモリセルのトランジスタを導通させこれらメモリセルのトランジスタ及び容量素子の接続点を前記中間電位に補正する容量素子電極電位補正手段とを有することを特徴とする強誘電体メモリ装置。
引用特許：
Copyright (c) 2009 Japan Science and Technology Agency. All Rights Reserved