アナログ同期回路

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出願人/特許権者： ,
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-324202
公開番号（公開出願番号）：特開2001-144606
出願日： 1999年11月15日
公開日（公表日）： 2001年05月25日
要約：

【要約】【課題】クロック信号を遅延する遅延線が複数のロジックゲートにより構成されているために発生する量子化誤差を無くす。【解決手段】キャパシタC1は、前進パルスの遅延時間に相当する時間だけ定電流源回路S1により充電される。キャパシタC2は、定電流源回路S2により充電される。比較器23は、キャパシタC1の充電電圧V1とキャパシタC2の充電電圧V2とを比較し、これらが一致した際にタイミング信号を出力する。比較器23で両充電電圧を比較する際に、外部クロック信号の周期に影響を受けない一定の基準電圧と両充電電圧の差の電圧とが比較される。

請求項（抜粋）：

第1のキャパシタと、第1のクロック信号に応じて上記第1のキャパシタを充電開始し、上記第1のクロック信号から遅れた第2のクロック信号に応じて上記充電を停止する第1の電流源回路と、第2のキャパシタと、上記第2のクロック信号に応じて上記第2のキャパシタを充電開始する第2の電流源回路と、上記第1、第2のキャパシタの充電電圧を比較し、これらが一致した際にタイミング信号を発生する比較回路とを具備し、上記比較回路は、一端に上記第1のキャパシタの充電電圧が与えられる第1のスイッチと、一端に上記第2のキャパシタの充電電圧が与えられ、他端が上記第1のスイッチの他端に共通に接続された第2のスイッチと、一端が上記第1及び第2のスイッチの他端の共通接続ノードに接続された第3のキャパシタと、上記第3のキャパシタの他端が入力ノードに接続され、出力ノードから上記タイミング信号を出力する第1の増幅回路と、上記第1の増幅回路の閾値電圧に相当する電圧を上記第3のキャパシタの他端に供給制御する第3のスイッチとを有して構成され、上記第1及び第3のスイッチが導通するとき上記第2スイッチは非導通状態に制御され、上記第2のスイッチが導通するとき上記第1及び第3のスイッチは非導通状態に制御されることを特徴とするアナログ同期回路。

IPC (4件)：

H03L 7/00 , G06F 1/10 , G11C 11/407 , H03K 5/00

FI (5件)：

H03L 7/00 B , G06F 1/04 330 A , G11C 11/34 354 C , G11C 11/34 362 S , H03K 5/00 V

Fターム (17件)：

5B024AA15 , 5B024BA21 , 5B024BA23 , 5B024CA07 , 5B079BA20 , 5B079CC02 , 5B079DD06 , 5B079DD20 , 5J106AA03 , 5J106CC58 , 5J106DD02 , 5J106DD06 , 5J106DD24 , 5J106DD43 , 5J106EE19 , 5J106KK05 , 5J106LL05

引用特許：

出願人引用 (2件)

アナログ同期回路
公報種別：公開公報出願番号：特願平11-228710 出願人：株式会社東芝
可変時間遅延回路とその方法
公報種別：公開公報出願番号：特願平8-280401 出願人：旭化成マイクロシステム株式会社

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