特許
J-GLOBAL ID：200903022685864800

半導体装置及びその製造方法

発明者：
渡辺 英二

渡辺 英二 について

, 
村田 浩一

村田 浩一 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平11-105586
公開番号（公開出願番号）：特開2000-299337
出願日： 1999年04月13日
公開日（公表日）： 2000年10月24日
要約：
【要約】【課題】本発明は半導体基板上に形成された電極上にバリアメタルを介して突起電極が接合される半導体装置及びその製造方法に関し、半導体基板に形成された電極と突起電極とを高い信頼性をもって接合することを課題とする。【解決手段】半導体チップ2上に形成された電極5上に、第1乃至第3の導電性金属層31,32,33Aを積層してなるバリアメタル30Aを介してバンプ4が接合されてなる構成とされた半導体装置において、バリアメタル30Aを構成する複数の導電性金属層31,32,33Aの内、バンプ4と直接接合される最上部に位置する第3の導電性金属層33Aが、下部に位置し耐拡散性及び耐酸化性に弱い材質よりなる第2の導電性金属層32を被覆する構成とする。
請求項（抜粋）：
半導体基板上に形成された電極上に、複数の導電性金属層を積層してなるバリアメタルを介して突起電極が接合されてなる構成とされた半導体装置において、前記バリアメタルを構成する複数の前記導電性金属層の内、前記突起電極と接する最上部に位置する最上部導電性金属層が、下部に位置する前記導電性金属層のを全部を被覆する構成としたことを特徴とする半導体装置。
IPC (2件)：
H01L 21/60 ,  H01L 21/3205
FI (4件)：
H01L 21/92 602 H ,  H01L 21/88 T ,  H01L 21/92 603 D ,  H01L 21/92 604 M
Fターム (16件)：
5F033HH07 ,  5F033HH11 ,  5F033HH13 ,  5F033HH17 ,  5F033HH18 ,  5F033HH19 ,  5F033MM05 ,  5F033MM08 ,  5F033MM13 ,  5F033MM17 ,  5F033PP27 ,  5F033QQ08 ,  5F033QQ10 ,  5F033QQ19 ,  5F033VV07 ,  5F033XX13
引用特許：
審査官引用 (2件)
  • 半導体素子
    公報種別：公開公報   出願番号：特願平7-280777   出願人：株式会社東芝
  • 半導体装置およびその製造方法
    公報種別：公開公報   出願番号：特願平8-006664   出願人：東芝マイクロエレクトロニクス株式会社, 株式会社東芝

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