特許
J-GLOBAL ID：200903022725012577

半導体実装用基板における突起電極形成方法

発明者：
西谷 祐司

西谷 祐司 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 岡▲崎▼ 信太郎 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-170184
公開番号（公開出願番号）：特開2000-012726
出願日： 1998年06月17日
公開日（公表日）： 2000年01月14日
要約：
【要約】【課題】 フェースダウン実装工法により、半導体チップを回路基板に実装するような場合に必要な突起電極の形成に際して、狭ピッチにおいても高精度のマスクや実現が困難なプロセスを必要とすることなく、突起電極を回路基板上の電極パターン上に精度よく形成することができる半導体実装用基板における突起電極形成方法を提供すること。【解決手段】 回路パターン2が形成された回路基板1の半導体搭載面の全面にメッキレジスト層3を形成するメッキレジスト層形成工程と、半導体素子と接合される回路パターン2上のメッキレジスト層3をレーザーにて除去する第1メッキレジスト除去工程と、レーザーにて除去された部分に、メッキレジスト層3と同じ厚み、あるいはそれ以下の厚みの電解メッキを施す電解メッキ形成工程と、すべてのメッキレジスト層3を除去する第2メッキレジスト除去工程と、を有する。
請求項（抜粋）：
半導体実装用の基板に突起電極を形成する形成方法において、回路パターンが形成された回路基板の半導体搭載面の全面にメッキレジスト層を形成するメッキレジスト層形成工程と、半導体素子と接合される回路パターン上のメッキレジスト層をレーザーにて除去する第1メッキレジスト除去工程と、レーザーにて除去された部分に、メッキレジスト層と同じ厚み、あるいはそれ以下の厚みの電解メッキを施す電解メッキ形成工程と、すべてのメッキレジストを除去する第2メッキレジスト除去工程と、を有する半導体実装用基板における突起電極形成方法。
IPC (3件)：
H01L 23/12 ,  H01L 21/60 311 ,  H05K 3/24
FI (3件)：
H01L 23/12 L ,  H01L 21/60 311 S ,  H05K 3/24 D
Fターム (24件)：
4M105AA02 ,  4M105AA04 ,  4M105AA17 ,  4M105AA18 ,  4M105AA19 ,  4M105GG12 ,  5E343AA02 ,  5E343AA17 ,  5E343AA18 ,  5E343AA23 ,  5E343BB09 ,  5E343BB23 ,  5E343BB24 ,  5E343BB44 ,  5E343BB48 ,  5E343BB61 ,  5E343BB71 ,  5E343CC61 ,  5E343DD33 ,  5E343ER12 ,  5E343ER60 ,  5E343FF16 ,  5E343GG08 ,  5E343GG11
引用特許：
審査官引用 (5件)
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