特許
J-GLOBAL ID：200903023102581089

クロック発生回路および画像形成装置

発明者：
高木 幸一

高木 幸一 について

, 
森田 真次

森田 真次 について


出願人/特許権者：
コニカ株式会社

コニカ株式会社 について


代理人 (1件)： 井島 藤治 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-083301
公開番号（公開出願番号）：特開2002-277789
出願日： 2001年03月22日
公開日（公表日）： 2002年09月25日
要約：
【要約】【課題】 書込系のfθ特性誤差による画質への影響を低減する。【解決手段】 基準となる発振器からのクロックを細かく遅延させて複数の遅延クロックを生成しするディレイチェーン部413と、インデックス信号に同期した状態の複数の遅延クロック(同期遅延クロック)を前記ディレイチェーン部から選び出し、複数の同期遅延クロックから前記ディレイチェーン部の遅延段数を同期情報として出力する同期検出部414と、fθ誤差情報を保持するテーブル402と、前記同期検出部からの前記同期遅延クロックと前記同期情報および前記テーブルからのfθ誤差情報から、前記複数の遅延クロックの中からどの位相の遅延クロックを選択すべきかのセレクト信号を生成する同期切り替え部415と、前記複数の遅延クロックの中から前記セレクト信号に応じた遅延クロックを選択する信号選択部416と、を備える。
請求項（抜粋）：
基準となる発振器からのクロックを細かく遅延させて複数の遅延クロックを生成し、該複数の遅延クロックの選択を変更することによって、生成するドットクロックの立ち上がりもしくは立ち下がりタイミングを変化させるディジタルディレイ式ドットクロック調整手段と、書き込み部で使用されるfθレンズのfθ特性の誤差を補正するように、前記ディジタルディレイ式ドットクロック調整手段での複数の遅延クロックの選択を制御する制御手段と、を備えたことを特徴とするクロック発生回路。
IPC (5件)：
G02B 26/10 ,  G02B 26/10 103 ,  B41J 2/44 ,  H04N 1/036 ,  H04N 1/113
FI (6件)：
G02B 26/10 E ,  G02B 26/10 A ,  G02B 26/10 103 ,  H04N 1/036 Z ,  B41J 3/00 M ,  H04N 1/04 104 A
Fターム (31件)：
2C362AA03 ,  2C362AA46 ,  2C362BA86 ,  2C362BB22 ,  2C362BB23 ,  2C362BB28 ,  2C362BB37 ,  2H045CA63 ,  2H045CA73 ,  2H045CA88 ,  2H045CA98 ,  2H045CA99 ,  5C051AA02 ,  5C051CA07 ,  5C051DB02 ,  5C051DB08 ,  5C051DB22 ,  5C051DB24 ,  5C051DB30 ,  5C051DC03 ,  5C051DE02 ,  5C072AA03 ,  5C072BA12 ,  5C072BA17 ,  5C072BA19 ,  5C072HA02 ,  5C072HA09 ,  5C072HA13 ,  5C072HB08 ,  5C072HB13 ,  5C072XA05
引用特許：
審査官引用 (3件)

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