特許
J-GLOBAL ID：200903023257771135
ATMネットワークにおけるCDV制御方式
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-230486
公開番号（公開出願番号）：特開2001-053762
出願日： 1999年08月17日
公開日（公表日）： 2001年02月23日
要約：
【要約】【課題】ATM(Asynchronous Transfer Mode:非同期転送モード)ネットワークで発生するCDV(Cell Delay Variation:セル遅延揺らぎ)値を常時モニタし、CDV吸収用バッファ内部に蓄積するセルの量を、発生するCDV値によりダイナミックに変動させて制御するCDV制御方式を提供する。【解決手段】ATMネットワークに配備されるCLAD(Cell Assembly and Disassembly:セル組立・分解)装置に、ATMセルの送受信機能を有するATMインタフェース回路と、セルのCDVを吸収するCDV制御回路と、CDV制御回路の出力するセルを分解して端末回線インタフェース回路に出力すると共に端末回線インタフェース回路の出力をセルに組み立てるATMセル組立・分解回路とを備えた。
請求項（抜粋）：
ATMネットワークに配備されるCLAD装置において、前記CLAD装置は、ATMネットワークとのインタフェース機能を有しATMセルの送受信機能を有するATMインタフェース回路と、受信した前記ATMセルのCDVを吸収するCDV制御回路と、前記CDV制御回路の出力するセルを分解して端末回線インタフェース回路に出力すると共に、前記端末回線インタフェース回路の出力をセルに組み立てて前記ATMインタフェース回路に出力するATMセル組立・分解回路と、前記ATMセル組立・分解回路に接続され端末装置とのインタフェース機能を有する前記端末回線インタフェース回路と、前記CLAD装置の全体を制御するCPUと、前記CPUと前記CLAD装置の各回路とを接続する制御バスとを備えたことを特徴とするATMネットワークにおけるCDV制御方式。
IPC (2件)：
FI (3件)：
H04L 11/20 E
, H04L 11/20 G
, H04L 11/20 102 A
5K030GA02
, 5K030HA10
, 5K030HB14
, 5K030JA06
, 5K030KA01
, 5K030KA03
, 5K030LC18
, 5K030LD18
, 5K030MB06
, 5K030MB12
, 5K030MB15
, 5K030MD04
