特許
J-GLOBAL ID：200903023336715437

薄膜トランジスタの製造方法

発明者：
石▲崎▼ 守

石▲崎▼ 守 について

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今 真人

今 真人 について

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伊藤 学

伊藤 学 について


出願人/特許権者：
凸版印刷株式会社

凸版印刷株式会社 について


公報種別：公開公報
出願番号（国際出願番号）：特願2006-250704
公開番号（公開出願番号）：特開2008-072011
出願日： 2006年09月15日
公開日（公表日）： 2008年03月27日
要約：
【課題】リフトオフ法を用いずエッチング法を用いても、チャネルの消失を防止できる薄膜トランジスタの製造方法を提供することを課題とする。【解決方法】少なくとも、絶縁基板上にゲート電極パターンを形成する第1工程と、ゲート絶縁膜を前記ゲート電極パターン上に形成する第2工程と、酸化物半導体膜パターンを前記ゲート絶縁膜上に形成する第3工程と、ソース電極とドレイン電極を前記ゲート絶縁膜上に形成する第4工程からなる薄膜トランジスタの製造方法であって、前記ソース電極とドレイン電極をゲート絶縁膜上に形成する第4工程が、電極層を形成した後、(電極層の膜厚÷電極層のエッチングレート)が(酸化物半導体膜パターンの膜厚÷酸化物半導体膜パターンのエッチングレート)より小さいエッチャントによるエッチングによって、ソース電極とドレイン電極を形成する工程であることを特徴とする薄膜トランジスタの製造方法。【選択図】図4
請求項（抜粋）：
少なくとも、絶縁基板上にゲート電極パターンを形成する第1工程と、ゲート絶縁膜を前記ゲート電極パターン上に形成する第2工程と、酸化物半導体膜パターンを前記ゲート絶縁膜上に形成する第3工程と、ソース電極とドレイン電極を前記ゲート絶縁膜上に形成する第4工程からなる薄膜トランジスタの製造方法であって、前記ソース電極とドレイン電極をゲート絶縁膜上に形成する第4工程が、電極層を形成した後、(電極層の膜厚÷電極層のエッチングレート)が(酸化物半導体膜パターンの膜厚÷酸化物半導体膜パターンのエッチングレート)より小さいエッチャントによるエッチングによって、ソース電極とドレイン電極を形成する工程であることを特徴とする薄膜トランジスタの製造方法。
IPC (3件)：
H01L 29/786 ,  H01L 21/336 ,  H01L 21/28
FI (4件)：
H01L29/78 618B ,  H01L29/78 616K ,  H01L21/28 E ,  H01L21/28 301B
Fターム (59件)：
4M104AA09 ,  4M104AA10 ,  4M104BB02 ,  4M104BB04 ,  4M104BB05 ,  4M104BB06 ,  4M104BB07 ,  4M104BB08 ,  4M104BB09 ,  4M104BB13 ,  4M104BB14 ,  4M104BB16 ,  4M104BB17 ,  4M104BB36 ,  4M104CC01 ,  4M104DD64 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH20 ,  5F110AA26 ,  5F110BB02 ,  5F110CC07 ,  5F110DD01 ,  5F110DD02 ,  5F110DD05 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110EE07 ,  5F110EE43 ,  5F110EE44 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF27 ,  5F110FF28 ,  5F110FF30 ,  5F110GG04 ,  5F110GG25 ,  5F110GG42 ,  5F110GG43 ,  5F110HK02 ,  5F110HK03 ,  5F110HK04 ,  5F110HK07 ,  5F110HK32 ,  5F110HK33 ,  5F110HL02 ,  5F110HL07 ,  5F110HL22 ,  5F110HL23 ,  5F110NN02 ,  5F110NN27 ,  5F110NN33 ,  5F110QQ05 ,  5F110QQ06
引用特許：
審査官引用 (3件)

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