特許
J-GLOBAL ID：200903023425529752

不揮発性半導体メモリ装置及びそれのプログラム方法

発明者：
鄭 宰 ▲ヨン▼

鄭 宰 ▲ヨン▼ について

, 
李 城 秀

李 城 秀 について


出願人/特許権者：
三星電子株式会社

三星電子株式会社 について


代理人 (1件)： 萩原 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2001-376164
公開番号（公開出願番号）：特開2002-203393
出願日： 2001年12月10日
公開日（公表日）： 2002年07月19日
要約：
【要約】【課題】 寄生MOSトランジスタによるプログラムディスターブ現象を防止できる不揮発性半導体メモリ装置のプログラム方法を提供する。【解決手段】 不揮発性半導体メモリ装置は、複数のビットラインに連結され、ゲートが複数のワードラインに連結された複数のメモリセルトランジスタを含む複数のメモリセルストリングと、ビットラインに対応する複数のレジスタとで構成される。プログラム方法は、レジスタから供給された第1電圧及び第2電圧を隣接した第1ビットラインと第2ビットラインに各々印加する段階と、対応するレジスタから第1ビットライン及び第2ビットラインを電気的に分離する段階と、第1ビットラインを第1電圧より高く、第2電圧より低い第3電圧まで充電する段階と、第1ビットライン及び第2ビットラインへの電流経路を遮断した後、第4電圧をワードラインに印加する段階とを含む。
請求項（抜粋）：
複数のビットラインに連結され、ゲートが複数のワードラインに連結された複数のメモリセルトランジスタを含む複数のメモリセルストリングと、ビットラインに対応する複数のレジスタとで構成された不揮発性半導体メモリ装置をプログラムする方法において、前記レジスタから供給された第1電圧及び第2電圧を隣接した第1ビットラインと第2ビットラインに各々印加する段階と、対応するレジスタから前記第1ビットライン及び前記第2ビットラインを電気的に分離する段階と、前記第1ビットラインを前記第1電圧より高く、前記第2電圧より低い第3電圧まで充電する段階と、前記第1ビットライン及び前記第2ビットラインへの電流経路を遮断した後、第4電圧をワードラインに印加する段階とを含むことを特徴とする不揮発性半導体メモリ装置のプログラ方法。
IPC (2件)：
G11C 16/02 ,  G11C 16/06
FI (6件)：
G11C 17/00 611 F ,  G11C 17/00 634 G ,  G11C 17/00 611 E ,  G11C 17/00 634 B ,  G11C 17/00 633 D ,  G11C 17/00 634 F
Fターム (7件)：
5B025AA03 ,  5B025AB01 ,  5B025AC01 ,  5B025AD04 ,  5B025AD09 ,  5B025AD11 ,  5B025AE08
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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