特許
J-GLOBAL ID：200903065759041437

不揮発性半導体メモリ及びそのデータプログラム方法

発明者：
岩 橋 弘

岩 橋 弘 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について

, 
東芝マイクロエレクトロニクス株式会社

東芝マイクロエレクトロニクス株式会社 について


代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-235576
公開番号（公開出願番号）：特開平7-065593
出願日： 1993年08月27日
公開日（公表日）： 1995年03月10日
要約：
【要約】【目的】 不揮発性半導体メモリにおいて、読み出し時にメモリセルに大電流を流し得るようにする。列線の数の減少化を図る。各メモリセルの浮遊ゲートへの電子の注入を平均化してしきい電圧のばらつきを小さくする。各メモリセルの浮遊ゲートからの電子放出を平均化してしきい電圧を平均化する。ラッチ回路に起因するチップサイズの増大を防ぐ。【構成】 メモリセル束中のメモリセルが2値データ“0”,“1”のうちのいずれを多く記憶するかに着目し、多い方のデータを記憶するものに負のしきい電圧を割り当てる。隣り合った2つのメモリセル束で1つの列線を共有可能とする。浮遊ゲートへの電子注入のため電圧を順次上げていき、所定の注入量に達したら注入を停止する。一旦浮遊ゲートから電子を放出させ、この後に電子を注入して2値データの一方を記憶させる。データラッチ回路をメモリセルアレイから離れた任意の位置に形成する。
請求項（抜粋）：
浮遊ゲートを有するトランジスタからなるメモリセルが複数個直列に接続され、前記各メモリセルは、前記浮遊ゲートに電子が注入された第1状態か、前記浮遊ゲートから電子が放出された第2の状態かで、前記メモリセルに2進データのうちの一方のデータを記憶するようにしたメモリセルブロックと、このメモリセルブロックの一端に直列に接続され、前記メモリセルブロックを選択するための、選択トランジスタと、前記各メモリセルブロックの他端に接続されたスイッチング手段と、前記メモリセルブロック中に設けられ前記メモリセルと直列に接続され、対応する前記メモリセルブロック束中の前記メモリセルの前記浮遊ゲートに電子が注入されているメモリセルと前記浮遊ゲートから電子が放出されているメモリセルの論理状態を決定するためのビットチェックトランジスタと、を具備したことを特徴とする不揮発性半導体メモリ。
IPC (5件)：
G11C 16/06 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (4件)：
G11C 17/00 510 Z ,  G11C 17/00 510 A ,  H01L 27/10 434 ,  H01L 29/78 371
引用特許：
出願人引用 (13件)
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審査官引用 (13件)
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