特許
J-GLOBAL ID：200903060018994702
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-212765
公開番号（公開出願番号）：特開平11-260076
出願日： 1998年07月28日
公開日（公表日）： 1999年09月24日
要約：
【要約】【課題】書込み速度の速いメモリセルが存在しても、書込みベリファイ読出し時におけるメモリセルの共通ソース線の電位の浮き上がりの変動を考慮して書込みを行い、書込み不良の発生を防止する。【解決手段】ビット線電位センスノード(Nsense )に接続されたラッチ回路(LT)を持つセンスアンプ回路(S/A)と、センスアンプ回路に書込みデータがロードされる際に書込みを指示するセンスアンプ回路を識別するためのデータを記憶する記憶回路(20)とを具備し、書込みベリファイ読出し動作の前に、書込みが指示されているセンスアンプ回路を、記憶回路の記憶内容に基づいてロードデータの通りリセットする。このため、書込みベリファイ読出し動作時と通常の読出し動作時とでメモリセルの共通ソース線の電位の浮きの程度が異なることに起因した書込み不良を防止できる。
請求項（抜粋）：
複数本ずつの互いに交差するデータ線とワード線、及びこれらのデータ線とワード線の交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、前記データ線に接続され、前記メモリセルアレイからの読出しデータをセンスノードを介して読出してラッチする機能及びメモリセルアレイへの書込みデータをロードしてラッチする機能を有する複数のセンスアンプ回路と、前記センスアンプ回路にロードされる書込みデータを記憶する記憶回路と、書込み動作後の書込みベリファイ読出し動作の前に、ロードデータにより書込みを指示されたセンスアンプ回路を、記憶回路の記憶内容に基づいてロードデータの通りリセットするリセット回路と、を具備する半導体記憶装置。
IPC (2件)：
FI (3件)：
G11C 17/00 611 G
, G11C 17/00 611 A
, G11C 17/00 622 E
