特許

J-GLOBAL ID：200903023434586122

クロックリカバリのためのPLLおよび利得制御

発明者： グラング,バーナード・エル ,  ロビンソン,モイセス・イー ,  チェン,イキン
出願人/特許権者： ザイリンクス インコーポレイテッド
代理人 (1件)： 深見 久郎 (外5名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-590299
公開番号（公開出願番号）：特表2002-533972
出願日： 1999年12月17日
公開日（公表日）： 2002年10月08日
要約：

【要約】高速データ通信システムは、通信データからデータおよびクロック信号を復元するためのレシーバを含む。レシーバ回路はデュアル位相同期ループ(PLL)回路(200)を有する。PLLの微細ループは、差分アナログ電圧出力をもたらす位相検出器(204)を含む。相互コンダクタンス回路(210)は、差分アナログ電圧出力を低電流アナログ出力に変換する。相互コンダクタンス回路は、自動利得調整回路(260、270)により制御できる可変利得を有する。PLLの粗ループは、内部発振器(212)の迅速な周波数捕捉を可能にする。

請求項（抜粋）：

差分アナログ入力電圧信号を受けるための差分入力接続と、 前記差分アナログ入力電圧信号を受け、かつ差分アナログ電圧出力をもたらすように結合される位相検出器回路と、 前記位相検出器回路に結合され、前記差分アナログ電圧出力をアナログ出力電流に変換するための相互コンダクタンス回路と、 前記相互コンダクタンス回路に結合され、前記アナログ出力電流に応答して前記位相検出器へ第2の入力信号を与える発振器とを含む、高速データレシーバ。

IPC (3件)：

H03L 7/093 ,  H03L 7/087 ,  H04L 7/033

FI (3件)：

H03L 7/08 E ,  H03L 7/08 P ,  H04L 7/02 B

Fターム (25件)：

5J106AA04 ,  5J106BB02 ,  5J106CC01 ,  5J106CC21 ,  5J106CC30 ,  5J106CC31 ,  5J106CC41 ,  5J106CC52 ,  5J106DD05 ,  5J106DD32 ,  5J106EE05 ,  5J106FF01 ,  5J106GG04 ,  5J106GG11 ,  5J106HH04 ,  5J106HH08 ,  5J106KK02 ,  5K047AA16 ,  5K047GG09 ,  5K047GG10 ,  5K047GG26 ,  5K047MM31 ,  5K047MM46 ,  5K047MM49 ,  5K047MM63

引用特許：

出願人引用 (4件)

• 特開昭56-116340
  
• PLL回路
  公報種別：公開公報   出願番号：特願平7-294186   出願人：沖電気工業株式会社
• 位相誤差検出回路及びデジタルPLL回路
  公報種別：公開公報   出願番号：特願平8-073034   出願人：ソニー株式会社
• 特開昭57-003435
  

審査官引用 (4件)

• 特開昭56-116340
  
• PLL回路
  公報種別：公開公報   出願番号：特願平7-294186   出願人：沖電気工業株式会社
• 位相誤差検出回路及びデジタルPLL回路
  公報種別：公開公報   出願番号：特願平8-073034   出願人：ソニー株式会社
• 特開昭57-003435