特許
J-GLOBAL ID：200903023447981667
半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
北野 好人
公報種別：公開公報
出願番号（国際出願番号）：特願平8-318130
公開番号（公開出願番号）：特開平10-163456
出願日： 1996年11月28日
公開日（公表日）： 1998年06月19日
要約：
【要約】【課題】 半導体装置の製造技術に係り、特に、フローティングゲートを有する半導体装置において、種々の段差部に発生する残渣を容易に除去しうる半導体装置の製造方法を提供する。【解決手段】 第1のパターンを用いて周辺回路領域に第1の素子分離膜を形成し、第2のパターンを用いてメモリセル領域に第2の素子分離膜を形成する工程と、メモリセル領域の周縁部に抜きパターンを有する第3のパターンを用いて加工された第1の導電膜を形成する工程と、メモリセル領域を覆い、第3のパターンの抜きパターン上に周縁部が位置する第4のパターンを用いて加工された絶縁膜を形成する工程と、第5のパターンを用いて加工された第2の導電膜を形成する工程とにより半導体装置を製造する。
請求項（抜粋）：
第1のパターンを有するマスク膜をマスクにして半導体基板を酸化し、周辺回路領域の素子分離領域に酸化膜を形成し、第2のパターンを有するマスク膜をマスクにして前記半導体基板を酸化し、前記酸化膜を更に酸化してなる第1の素子分離膜と、メモリセル領域に形成された第2の素子分離膜とを形成する素子分離膜形成工程と、前記素子分離膜が形成された前記半導体基板上に、フローティングゲートとなる第1の導電膜を堆積し、前記メモリセル領域の周縁部に抜きパターンを有する第3のパターンをマスクにして前記第1の導電膜を加工する第1の導電膜パターニング工程と、前記第1の導電膜が形成された前記半導体基板上に絶縁膜を堆積し、前記第1の導電膜の縁部が前記絶縁膜によって覆われるように、前記メモリセル領域を覆い、前記第3のパターンの前記抜きパターン上に周縁部が位置する第4のパターンをマスクにして前記絶縁膜を加工する絶縁膜パターニング工程と、前記絶縁膜が形成された前記半導体基板上に第2の導電膜を堆積して第5のパターンをマスクにして前記第2の導電膜を加工し、前記周辺回路領域に前記第2の導電膜よりなるゲート電極を形成し、前記メモリセル領域にコントロールゲートを形成するゲート電極形成工程とを有することを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 27/115
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, H01L 29/78 371
