特許
J-GLOBAL ID：200903023498944235

半導体装置およびその製造方法

発明者：
嶋本 泰洋

嶋本 泰洋 について

, 
斎藤 慎一

斎藤 慎一 について

, 
辻川 真平

辻川 真平 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2003-079375
公開番号（公開出願番号）：特開2004-288891
出願日： 2003年03月24日
公開日（公表日）： 2004年10月14日
要約：
【課題】固定電荷によるキャリアの散乱を抑制して、MISFETの消費電力を低減することのできる技術を提供することにある。【解決手段】半導体基板1とアルミナ膜4との界面に、1.5nm以上の物理膜厚を有し、かつ比誘電率が4.1以上のシリコン酸窒化膜3を形成して、シリコン酸窒化膜3とアルミナ膜4とからなるゲート絶縁膜を構成する。シリコン酸窒化膜3を、半導体基板1上に形成されたシリコン酸化膜をNOまたはN2O雰囲気中で熱処理することにより形成し、シリコン酸窒化膜3中の固定電荷を5×1012cm-2以下、シリコン酸窒化膜3とアルミナ膜4との界面に存在する固定電荷を5×1012cm-2以上とする。【選択図】 図1
請求項（抜粋）：
基板上に形成され、SiO2に換算した電気的膜厚が2.5nm以下のゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有する電界効果トランジスタを備えた半導体装置であって、 前記ゲート絶縁膜が、前記基板に接するシリコン酸窒化膜と前記シリコン酸窒化膜よりも高い比誘電率を有する金属酸化膜とからなる積層膜であり、前記シリコン酸窒化膜の物理膜厚が1.5nm以上、前記シリコン酸窒化膜の比誘電率が4.1以上であることを特徴とする半導体装置。
IPC (5件)：
H01L29/78 ,  H01L21/283 ,  H01L21/318 ,  H01L29/423 ,  H01L29/49
FI (4件)：
H01L29/78 301G ,  H01L21/283 C ,  H01L21/318 M ,  H01L29/58 G
Fターム (74件)：
4M104BB01 ,  4M104BB20 ,  4M104BB29 ,  4M104BB30 ,  4M104BB31 ,  4M104BB32 ,  4M104BB33 ,  4M104BB40 ,  4M104CC05 ,  4M104DD43 ,  4M104DD45 ,  4M104DD91 ,  4M104EE03 ,  4M104EE05 ,  4M104EE09 ,  4M104EE12 ,  4M104EE14 ,  4M104EE16 ,  4M104FF14 ,  4M104FF22 ,  4M104GG08 ,  5F058BA06 ,  5F058BA11 ,  5F058BD01 ,  5F058BD05 ,  5F058BD15 ,  5F058BH04 ,  5F058BJ04 ,  5F058BJ10 ,  5F140AA06 ,  5F140AA24 ,  5F140BA01 ,  5F140BA20 ,  5F140BC06 ,  5F140BD01 ,  5F140BD02 ,  5F140BD09 ,  5F140BD11 ,  5F140BD13 ,  5F140BE02 ,  5F140BE07 ,  5F140BE08 ,  5F140BE09 ,  5F140BE17 ,  5F140BF04 ,  5F140BF10 ,  5F140BF11 ,  5F140BF17 ,  5F140BF18 ,  5F140BG08 ,  5F140BG12 ,  5F140BG20 ,  5F140BG27 ,  5F140BG28 ,  5F140BG30 ,  5F140BG32 ,  5F140BG34 ,  5F140BG37 ,  5F140BG44 ,  5F140BG51 ,  5F140BH15 ,  5F140BH35 ,  5F140BJ08 ,  5F140BJ11 ,  5F140BJ17 ,  5F140BJ20 ,  5F140BK02 ,  5F140BK13 ,  5F140BK22 ,  5F140BK34 ,  5F140CA03 ,  5F140CC03 ,  5F140CE07 ,  5F140CF04
引用特許：
審査官引用 (3件)

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