特許

J-GLOBAL ID：200903023555981320

半導体装置の製造方法

発明者： ▲斎▼野 敢太
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 菅野 中
公報種別：公開公報
出願番号（国際出願番号）：特願平11-167725
公開番号（公開出願番号）：特開2000-357780
出願日： 1999年06月15日
公開日（公表日）： 2000年12月26日
要約：

【要約】【課題】 応力に起因したウェハ割れを防止し、歩留まり及び信頼性の低下を抑制する。【解決手段】 半導体装置は、電荷蓄積用下部電極(リンドープポリシリコン)14と、拡散層領域2との間の層間膜である第1層間膜9、第2層間膜10に酸化膜を用い、上層の第2層間膜10上に、ウエットエッチングストップ層となる窒化膜11が積層された構造を有するものである。その製造工程中、緩和処理を行う。応力緩和処理は、電荷蓄積用下部電極14と拡散層領域2を接続する容量コンタクト7の開口に先立ち、ウェットエッチングストップ層となる窒化膜11に、イオン注入12を行う処理である。窒化膜11の応力を緩和させることにより、応力に起因したウェハ割れが防止される。

請求項（抜粋）：

応力緩和処理を有する半導体装置の製造方法であって、半導体装置は、ウエットエッチングストップ層となる窒化膜を有するものであり、応力緩和処理は、ウェットエッチングストップ層となる窒化膜に、イオン注入を行う処理であることを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/265

FI (4件)：

H01L 27/10 621 Z ,  H01L 21/265 Y ,  H01L 27/10 681 A ,  H01L 27/10 681 B

Fターム (13件)：

5F083AD24 ,  5F083AD48 ,  5F083GA30 ,  5F083KA05 ,  5F083LA12 ,  5F083MA05 ,  5F083MA06 ,  5F083MA17 ,  5F083PR03 ,  5F083PR05 ,  5F083PR21 ,  5F083PR36 ,  5F083PR39

引用特許：

審査官引用 (2件)

• 半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願平8-325489   出願人：ソニー株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平9-153786   出願人：日本電気株式会社