特許
J-GLOBAL ID：200903023597309363
半導体メモリー及び制御方法
発明者：
出願人/特許権者：
代理人 (1件)：
山崎 隆 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-191191
公開番号（公開出願番号）：特開2003-007068
出願日： 2001年06月25日
公開日（公表日）： 2003年01月10日
要約：
【要約】【課題】 メモリーセル55においてデータ書込み時のトゥルー側又はコンプリメント側ビット線21a,21bの電位の変化分を減少させ、スタティック型RAMの消費電力を低減する。【解決手段】 メモリーセル55は、フリップフロップを構成するトゥルー側及びコンプリメント側インバータをもつ。これらトゥルー側及びコンプリメント側インバータの接地側及び電源側には、それらに共通の接地側ノード13及び電源側ノード14が設けられる。データ書込みのときは、接地側ノード13を電源側ノード14の電位の方へ一時的に上昇させる。
請求項（抜粋）：
メモリーセルが、一方の出力が他方の入力にかつ他方の出力が一方の入力になるように相互に接続され一方及び他方の出力側がそれぞれ第1及び第2の記憶ノードとしてハイ及びローの相互に逆の電位レベルになる第1及び第2のインバータの対、ワード線信号により制御されオン時に前記第1の記憶ノードと第1のビット線とを接続する第1のアクセス用スイッチング素子、及びワード線信号により制御されオン時に前記第2の記憶ノードと第2のビット線とを接続する第2のアクセス用スイッチング素子、を含む半導体メモリーにおいて、前記インバータ対の電源側ノードと接地側ノードとの電位差(以下、「両側電位差」と言う。)を調整する電位差調整手段を有していることを特徴とする半導体メモリー。
IPC (2件)：
G11C 11/412
, G11C 15/04 601
G11C 15/04 601 A
, G11C 11/40 301
5B015HH01
, 5B015HH03
, 5B015JJ02
, 5B015JJ03
, 5B015KA13
, 5B015KA38
, 5B015KB74
