特許
J-GLOBAL ID：200903023597936473

不揮発性半導体記憶装置およびその製造方法

発明者：
笹子 佳孝

笹子 佳孝 について

, 
小林 孝

小林 孝 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2004-087150
公開番号（公開出願番号）：特開2005-277035
出願日： 2004年03月24日
公開日（公表日）： 2005年10月06日
要約：
【課題】90nm世代以降の微細化が進んだ不揮発性半導体記憶装置において、隣接する浮遊ゲート間の静電容量を低減し、隣接するメモリセル間の干渉によるしきい値変化を低減することのできる技術を提供する。【解決手段】メモリセルの浮遊ゲート3の形状を凸型とし、浮遊ゲート3の制御ゲート4と第2絶縁膜8を介している部分を浮遊ゲート3の低部よりも小さい寸法とすることにより、浮遊ゲート3と制御ゲート4との間の面積は充分確保しつつ、隣接するワード線WL下の浮遊ゲート3間での対向面積を低減させて、浮遊ゲート3と制御ゲート4との間の容量結合比を確保したまま、隣接する浮遊ゲート3間の対向面積を低減してしきい値変動の影響を低減する。【選択図】図2
請求項（抜粋）：
シリコン基板に形成された第1導電型のウェルと、前記シリコン基板上に第1絶縁膜を介して前記シリコン基板に平行でかつ第1方向に垂直な第2方向に等間隔で並ぶ複数の第1ゲートと、前記第1ゲートを覆う第2絶縁膜を介して形成された前記第1方向に延在する第2ゲートとを具備した不揮発性半導体記憶装置であって、 前記第1ゲートの前記第2絶縁膜と接触する部分の前記第1方向の寸法が、前記第1ゲートの前記第1絶縁膜と接触する部分の前記第1方向の寸法よりも小さいことを特徴とする不揮発性半導体記憶装置。
IPC (4件)：
H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (2件)：
H01L29/78 371 ,  H01L27/10 434
Fターム (30件)：
5F083EP03 ,  5F083EP05 ,  5F083EP22 ,  5F083EP23 ,  5F083EP55 ,  5F083EP76 ,  5F083ER02 ,  5F083ER09 ,  5F083ER22 ,  5F083GA22 ,  5F083JA04 ,  5F083JA39 ,  5F083JA40 ,  5F083NA01 ,  5F083NA06 ,  5F083PR39 ,  5F083PR40 ,  5F101BA12 ,  5F101BA15 ,  5F101BA29 ,  5F101BA36 ,  5F101BB02 ,  5F101BB05 ,  5F101BC11 ,  5F101BD34 ,  5F101BD35 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BH19
引用特許：
出願人引用 (3件)

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