半導体装置およびその製造方法

発明者： , , ,
出願人/特許権者：
代理人 (1件)：伊藤洋二 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-398749
公開番号（公開出願番号）：特開2001-352070
出願日： 2000年12月27日
公開日（公表日）： 2001年12月21日
要約：

【要約】【課題】 ESDサージ耐量を向上できるようにする。【解決手段】 LDMOSにおいて、n+型ドレイン領域5を囲むように、n型基板1よりも高濃度に形成され、n+型ドレイン領域5に近づくほど高濃度となるn型領域6を配置する。さらに、n+型ソース領域8に隣接配置されるp+型コンタクト領域9がn+型ソース領域8の下部まで入り込むようにし、n+型ソース領域8、p型ベース領域7及びn型基板1によって形成される寄生トランジスタがオンし難くなるようにする。

請求項（抜粋）：

第1導電型の半導体層(1)を有した基板と、前記半導体層の表層部に形成された第2導電型のベース領域(7)と、前記ベース領域の表層部に形成された第1導電型のソース領域(8)と、前記半導体層の表層部において、前記ベース領域から離間するように配置された第1導電型のドレイン領域(5)と、前記ソース領域と前記ドレイン領域との間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜(10)と、前記ゲート絶縁膜上に形成されたゲート電極(11)と、前記ソース領域に接続されたソース電極(13)と、前記ドレイン領域に接続されたドレイン電極(14)とを備えてなり、さらに、前記半導体層の表層部には、前記ドレイン領域と前記ベース領域との間に配置された第1導電型領域(6)が備えられており、前記第1導電型領域は、前記半導体層よりも高濃度で形成され、前記ドレイン領域に近づくほど高濃度となるように構成されていることを特徴とする半導体装置。

IPC (4件)：

H01L 29/786 , H01L 21/265 604 , H01L 27/04 , H01L 21/822

FI (7件)：

H01L 21/265 604 Z , H01L 29/78 623 A , H01L 27/04 H , H01L 29/78 613 A , H01L 29/78 616 V , H01L 29/78 618 F , H01L 29/78 622

Fターム (27件)：

5F038AV06 , 5F038BH07 , 5F038BH13 , 5F038EZ06 , 5F038EZ13 , 5F038EZ14 , 5F038EZ20 , 5F110AA22 , 5F110BB04 , 5F110BB12 , 5F110CC02 , 5F110DD05 , 5F110DD13 , 5F110EE22 , 5F110FF02 , 5F110FF12 , 5F110HJ01 , 5F110HJ04 , 5F110HJ13 , 5F110HL03 , 5F110HL22 , 5F110HM12 , 5F110NN22 , 5F110NN62 , 5F110NN65 , 5F110QQ11 , 5F110QQ17

引用特許：

審査官引用 (8件)

半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平8-344777 出願人：松下電工株式会社
特開平4-151875
特開平4-273165

全件表示

前のページに戻る