特許
J-GLOBAL ID：200903067470801100
半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
佐藤 強
公報種別：公開公報
出願番号（国際出願番号）：特願平10-138322
公開番号（公開出願番号）：特開平11-330383
出願日： 1998年05月20日
公開日（公表日）： 1999年11月30日
要約：
【要約】【課題】 素子密度の低下を伴うことがない簡単な構成により耐圧の向上を実現すること。【解決手段】 SOI基板21上には絶縁分離用トレンチ25によって囲まれた島状シリコン層24aが形成され、この外周囲部分に、バッファ領域電極42を備えたバッファ領域28が設けられる。島状シリコン層24aには、Pチャネル型LDMOS43の構成要素として、ドレインコンタクト層35並びにその周囲に同心状にレイアウトされたリング状のソース拡散層32、33、ドリフト層30などが形成される。ソース拡散層32、33のためのソース電極39とバッファ領域電極42との間は接続線44により接続されており、これにより、バッファ領域28には、ソース拡散層32、33の印加電圧と同一レベルの電圧が印加される。
請求項（抜粋）：
半導体基板(21)上に絶縁分離用トレンチ(25)により囲まれた複数の島状領域(24a)を形成し、各島状領域(24a)内に、ドレインコンタクト層(35、55)並びにこのドレインコンタクト層(35、55)の周囲に同心状にレイアウトされたリング形状のソース拡散層(32、33、52、53)を備えた横型MOSFET(43、49′)を形成すると共に、前記半導体基板(21)上における前記各島状領域(24a)の外周囲に部位に他の素子形成領域との間の電気的な干渉を防止するためのバッファ領域(28)を形成して成る半導体装置において、前記バッファ領域(28)に対して、前記横型MOSFET(43、49′)のソース拡散層(32、33、52、53)との間の電位勾配が小さくなるようなレベルの電圧を印加する接続手段(44)を設けたことを特徴とする半導体装置。
IPC (3件)：
H01L 27/08 331
, H01L 21/76
, H01L 29/786
H01L 27/08 331 A
, H01L 21/76 L
, H01L 29/78 621
, H01L 29/78 622
