特許
J-GLOBAL ID：200903024144704500
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2004-360303
公開番号（公開出願番号）：特開2006-173199
出願日： 2004年12月13日
公開日（公表日）： 2006年06月29日
要約：
【課題】SRAMを有する半導体装置の信頼性を向上させることのできる技術を提供する。【解決手段】CMOSインバータを構成する負荷用MISと駆動用MISとに共通するゲート電極の引き出し部GM2の側壁に形成する第2サイドウォール9a1によって素子分離2の端部を覆うことにより、負荷用MIS(Ld1)のドレイン(p+型半導体領域13)と上記引き出し部GM2との両者に接する配線溝HM1を形成する際の素子分離2を構成する酸化シリコン膜の削れを、負荷用MIS(Ld1)のp+型半導体領域13の深さよりも小さく抑える。【選択図】図12
請求項（抜粋）：
第1ゲート電極を有する第1電界効果トランジスタと、第2ゲート電極を有する第2電界効果トランジスタとが素子分離によって電気的に分離され、
前記素子分離上に延在する前記第2ゲート電極の引き出し部と、前記第1電界効果トランジスタのソースまたはドレインを構成する半導体領域とが導電層を介して電気的に接続された半導体装置の製造方法であって、以下の工程を含む:
(a)半導体基板の主面に前記素子分離と、前記素子分離によって互いに電気的に分離された第1および第2活性領域を形成する工程;
(b)前記第1活性領域に前記第1電界効果トランジスタの第1ゲート電極を形成し、前記第2活性領域に前記第2電界効果トランジスタの第2ゲート電極を形成し、前記第2ゲート電極の前記引き出し部を前記素子分離上に延在させる工程;
(c)前記工程(b)の後、前記半導体基板の主面上に第1絶縁膜および第2絶縁膜を順次形成する工程;
(d)前記第2絶縁膜を異方性エッチングすることにより、前記第1ゲート電極の側壁に前記第2絶縁膜からなる第1サイドウォールを形成し、前記第2ゲート電極の側壁に前記第2絶縁膜からなる第2サイドウォールを形成し、前記引き出し部の側壁に前記第2絶縁膜からなる第3サイドウォールを形成する工程;
(e)前記第1および第2サイドウォールを選択的に除去し、前記第3サイドウォールを前記引き出し部の側壁に残す工程;
(f)前記工程(e)の後、前記第1絶縁膜を異方性エッチングすることにより、前記第1ゲート電極の側壁に前記第1絶縁膜からなる第4サイドウォールを形成し、前記第2ゲート電極の側壁に前記第1絶縁膜からなる第5サイドウォールを形成し、前記引き出し部の側壁に前記第1絶縁膜からなり、その端部が前記第1活性領域上に延在する第6サイドウォールを形成する工程;
(g)前記工程(f)の後、前記半導体基板の主面上に第3絶縁膜を堆積する工程;
(h)前記第1電界効果トランジスタの前記半導体領域の一部と前記引き出し部の一部とに跨る領域の前記第3絶縁膜をエッチングすることにより、前記半導体領域の一部と前記引き出し部の一部とが露出する開口部を形成する工程;
(i)前記溝の内部に導電層を形成することにより、前記導電層を介して前記半導体領域と前記引き出し部とを電気的に接続する工程。
IPC (3件)：
H01L 27/11
, H01L 21/824
, H01L 27/10
H01L27/10 381
, H01L27/10 481
5F083BS05
, 5F083BS17
, 5F083BS27
, 5F083BS46
, 5F083GA09
, 5F083GA21
, 5F083GA27
, 5F083JA35
, 5F083JA39
, 5F083JA40
, 5F083JA53
, 5F083LA01
, 5F083LA21
, 5F083MA04
, 5F083MA05
, 5F083MA06
, 5F083MA19
, 5F083NA01
, 5F083PR09
, 5F083PR25
, 5F083PR34
, 5F083PR40
, 5F083PR43
, 5F083PR44
, 5F083PR45
, 5F083PR46
, 5F083PR53
, 5F083PR54
, 5F083PR55
, 5F083PR56
