特許
J-GLOBAL ID：200903024176084806
スイッチ回路および多値電圧出力回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
佐藤 強
公報種別：公開公報
出願番号（国際出願番号）：特願平11-163661
公開番号（公開出願番号）：特開2000-353944
出願日： 1999年06月10日
公開日（公表日）： 2000年12月19日
要約：
【要約】【課題】 ゲート・ソース間に過大電圧が加わらず、且つ確実にオフできる低損失のDMOSスイッチ回路を提供する。【解決手段】 DMOSトランジスタDM1、DM2のゲート同士およびソース同士を接続し、トランジスタDM3をオンしてゲート・ソース間に接続された抵抗R1に駆動電流を流すと、トランジスタDM1、DM2がオンする。トランジスタDM3をオフするとトランジスタDM1、DM2のゲート・ソース間電圧が0になりトランジスタDM1、DM2がオフする。寄生ダイオードDM1d、DM2dは互いに逆向きに接続されているので、入力端子3の電圧Va1と出力端子4の電圧Vb1の大小関係にかかわらず、寄生ダイオードDM1d、DM2dを介して電流が流れることはない。
請求項（抜粋）：
同じ導電型を有しゲート同士およびソース同士が接続された第1のDMOSトランジスタ(DM1、DM4)および第2のDMOSトランジスタ(DM2、DM5)と、これら第1および第2のDMOSトランジスタ(DM1、DM4およびDM2、DM5)のゲート・ソース間に接続されたバイアス抵抗(R1、R3)と、前記第1および第2のDMOSトランジスタ(DM1、DM4およびDM2、DM5)のゲートに接続された駆動回路(2、8)とから構成され、前記第1のDMOSトランジスタ(DM1、DM4)のドレインが入力端子(3、9)とされ、前記第2のDMOSトランジスタ(DM2、DM5)のドレインが出力端子(4、10)とされ、前記駆動回路(2、8)は、前記バイアス抵抗(R1、R3)に電流を流すことにより前記第1および第2のDMOSトランジスタ(DM1、DM4およびDM2、DM5)をオンとし、前記バイアス抵抗(R1、R3)に流れる電流を遮断すことにより前記第1および第2のDMOSトランジスタ(DM1、DM4およびDM2、DM5)をオフとするように構成されていることを特徴とするスイッチ回路。
IPC (4件)：
H03K 17/687
, G05F 1/56 310
, H03K 17/16
, H04N 5/66 102
H03K 17/687 A
, G05F 1/56 310 X
, H03K 17/16 D
, H04N 5/66 102 B
5C058AA06
, 5C058BA26
, 5C058BA35
, 5C058BB25
, 5H430BB01
, 5H430BB09
, 5H430BB11
, 5H430CC02
, 5H430EE06
, 5H430EE07
, 5H430EE08
, 5H430EE17
, 5J055AX12
, 5J055AX33
, 5J055AX55
, 5J055AX64
, 5J055BX16
, 5J055CX30
, 5J055DX12
, 5J055DX55
, 5J055EX07
, 5J055EX21
, 5J055EY21
, 5J055EZ00
, 5J055FX12
, 5J055FX17
, 5J055FX35
, 5J055GX01
