特許

J-GLOBAL ID：200903024277607770

不揮発性半導体記憶装置およびその製造方法

発明者： 守屋 博之 ,  小林 敏夫
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2001-106309
公開番号（公開出願番号）：特開2002-203918
出願日： 2001年04月04日
公開日（公表日）： 2002年07月19日
要約：

【要約】【課題】ワード線間を短絡するような導電性残渣の発生を防止する。【解決手段】メモリセルが、チャネル形成領域CHと、積層された複数の誘電体膜からなる電荷蓄積膜CSFと、チャネル形成領域CHの両端部上に重なる電荷蓄積膜CSFの領域からなる2つの記憶部と、記憶部間でチャネル形成領域CH上に接した単層の誘電体膜DF2と、2つの不純物領域S/D上に各々形成された補助層(たとえばビット線BL1,BL2)と、補助層に誘電体膜を介在させて形成され記憶部上に位置する2つの第1制御電極CG1,CG2と、その間のスペースに第1制御電極CG1,CG2と絶縁された状態で埋め込まれ、かつ単層の誘電体膜DF2上に接した第2制御電極WLとを有している。第1制御電極CG1,CG2の対向面の主な領域は順テーパとなるため第2制御電極WLの加工時に導電性の残渣が残らない。

請求項（抜粋）：

メモリセルを有し、当該メモリセルが、半導体からなるチャネル形成領域と、積層された複数の誘電体膜からなり電荷保持能力を有した電荷蓄積膜と、上記チャネル形成領域の両端部上に重なる上記電荷蓄積膜の領域からなる2つの記憶部と、上記記憶部間で上記チャネル形成領域上に接した単層の誘電体膜と、互いに対向する面の主な領域が順テーパ状となるように上記記憶部の各々の上に1つずつ形成された2つの第1制御電極と、上記2つの第1制御電極間のスペースに各第1制御電極と絶縁された状態で埋め込まれ、かつ上記単層の誘電体膜上に接した第2制御電極とを有した不揮発性半導体記憶装置。

IPC (4件)：

H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

Fターム (19件)：

5F083EP03 ,  5F083EP13 ,  5F083EP24 ,  5F083EP27 ,  5F083GA06 ,  5F083HA02 ,  5F083JA04 ,  5F083JA05 ,  5F083KA01 ,  5F083KA05 ,  5F083LA21 ,  5F083PR39 ,  5F083ZA21 ,  5F101BA04 ,  5F101BA14 ,  5F101BA29 ,  5F101BB04 ,  5F101BD13 ,  5F101BF09

引用特許：

審査官引用 (3件)

• 不揮発性メモリ
  公報種別：公開公報   出願番号：特願平4-006804   出願人：ローム株式会社
• 半導体記憶装置およびその製造方法
  公報種別：公開公報   出願番号：特願2000-057642   出願人：株式会社東芝
• 特開昭62-291970