特許
J-GLOBAL ID：200903002266940520

半導体記憶装置およびその製造方法

発明者：
吉川 邦良

吉川 邦良 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 三好 秀和 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-057642
公開番号（公開出願番号）：特開2001-156188
出願日： 2000年03月02日
公開日（公表日）： 2001年06月08日
要約：
【要約】【課題】 簡単なセル構造で複数ビット分の情報を記憶することができる不揮発性半導体記憶装置を提供する。【解決手段】 複数ビット分の情報を記憶することができる不揮発性半導体記憶装置の新規な構造であり、ゲート電極の端部に電子を蓄積する電荷蓄積層4を有している。電荷蓄積層4に電子を蓄積することで、複数ビット分の情報を記憶する。
請求項（抜粋）：
半導体基板の主面上に、ゲート絶縁膜を介して、配置された第1のゲート電極と、該第1のゲート電極の側面上に配置された電荷蓄積層と、前記第1のゲート電極の側面上に、前記電荷蓄積層を介して、配置された第2のゲート電極と、前記第1のゲート電極と前記第2のゲート電極とを、電気的に接続する導電層とを有することを特徴とする不揮発性半導体記憶装置。
IPC (8件)：
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/8242 ,  H01L 27/108 ,  H01L 27/115 ,  H01L 27/10 481 ,  H01L 27/10 491
FI (5件)：
H01L 27/10 481 ,  H01L 27/10 491 ,  H01L 29/78 371 ,  H01L 27/10 321 ,  H01L 27/10 434
Fターム (66件)：
5F001AA12 ,  5F001AA13 ,  5F001AB20 ,  5F001AC02 ,  5F001AC06 ,  5F001AC62 ,  5F001AD17 ,  5F001AE02 ,  5F001AE08 ,  5F001AF20 ,  5F001AG03 ,  5F001AG07 ,  5F001AG10 ,  5F001AG29 ,  5F001AG40 ,  5F083AD01 ,  5F083EP17 ,  5F083EP18 ,  5F083EP23 ,  5F083EP28 ,  5F083EP48 ,  5F083EP49 ,  5F083EP50 ,  5F083EP63 ,  5F083EP68 ,  5F083ER02 ,  5F083ER05 ,  5F083ER06 ,  5F083ER15 ,  5F083ER16 ,  5F083ER19 ,  5F083ER30 ,  5F083GA16 ,  5F083JA04 ,  5F083JA06 ,  5F083JA14 ,  5F083JA15 ,  5F083JA35 ,  5F083JA39 ,  5F083JA53 ,  5F083PR03 ,  5F083PR05 ,  5F083PR09 ,  5F083PR29 ,  5F083PR43 ,  5F083PR45 ,  5F083PR53 ,  5F083PR55 ,  5F083ZA07 ,  5F083ZA14 ,  5F083ZA21 ,  5F101BA42 ,  5F101BA45 ,  5F101BB03 ,  5F101BC02 ,  5F101BC11 ,  5F101BC13 ,  5F101BD07 ,  5F101BE05 ,  5F101BE07 ,  5F101BF05 ,  5F101BH05 ,  5F101BH14 ,  5F101BH15 ,  5F101BH19 ,  5F101BH21
引用特許：
出願人引用 (8件)
全件表示
審査官引用 (9件)
全件表示

前のページに戻る

TOP

BOTTOM