特許
J-GLOBAL ID：200903024380553939
半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
志賀 正武 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-147194
公開番号（公開出願番号）：特開平11-354756
出願日： 1999年05月26日
公開日（公表日）： 1999年12月24日
要約：
【要約】【課題】 SOI構造を有するDRAM装置及びその製造方法を提供する。【解決手段】 半導体基板100上に素子隔離膜を形成する段階と、ゲート電極を形成する段階と、ゲート電極両側の半導体基板内にソース/ドレーン領域116を形成する段階と、第1絶縁膜118を形成する段階と、第1絶縁膜上から第1絶縁膜を貫通してソース/ドレーン領域116と電気的に連結されるキャパシタ120を形成する段階と、キャパシタを含んで第1絶縁膜上に第2絶縁膜122aを形成する段階と、第2絶縁膜とハンドルウェーハを接合する段階と、素子隔離膜の下部表面が露出される時まで半導体基板の二つの表面の中他の一つの表面を平坦化-研磨する段階と、第3絶縁膜128aを形成する段階と、第3絶縁膜上から第3絶縁膜を貫通してソ-ス/ドレーン間の半導体基板と電気的に接続されるように導電膜126を形成する段階とを含むことを特徴とする。
請求項（抜粋）：
活性領域と非活性領域とを定義するため半導体基板上に素子隔離膜を形成する段階と、前記半導体基板の二つの表面の中一つの表面の活性領域上にゲート絶縁膜を間に置いてゲート電極を形成する段階と、前記ゲート電極両側の半導体基板内にソース/ドレーン領域を形成する段階と、前記ゲート電極を含んで前記半導体基板上に第1絶縁膜を形成する段階と、前記第1絶縁膜上に前記第1絶縁膜を貫通して前記ソース/ドレーン領域と電気的に連結されるキャパシタを形成する段階と、前記キャパシタを含んで第1絶縁膜上に第2絶縁膜を形成する段階と、前記第2絶縁膜とハンドルウェーハを接合する段階と、前記素子隔離膜の下部表面が露出される時まで前記半導体基板の二つの表面の中他の一つの表面を平坦化-研磨する段階と、前記半導体基板の二つの表面の中他の一つの表面上に第3絶縁膜を形成する段階と、前記第3絶縁膜上から前記第3絶縁膜を貫通して前記ソ-ス/ドレーン間の半導体基板と電気的に接続されるように導電膜を形成する段階とを含むことを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 27/108
, H01L 21/8242
, H01L 21/28 301
H01L 27/10 611
, H01L 21/28 301 T
, H01L 27/10 671 C
