特許
J-GLOBAL ID:200903024402760801

テストモード設定回路

発明者:
出願人/特許権者:
代理人 (1件): 滝本 智之 (外1名)
公報種別:公開公報
出願番号(国際出願番号):特願平7-304114
公開番号(公開出願番号):特開平9-145803
出願日: 1995年11月22日
公開日(公表日): 1997年06月06日
要約:
【要約】【課題】 テストモードを設定するための専用端子を持つことなく、テストモード設定を行うことが可能なテストモード設定回路をを提供することを目的とする。【解決手段】 LSIの通常外部入力端子10と共用したテストモード設定用端子をリセット信号により制御を行う制御回路11と、シフトレジスタにより構成されて、前記制御回路11によるテストモード設定用端子からの信号をテストモード設定信号にシフトするテストモード設定信号発生部12と、前記リセット信号によりラッチするラッチ回路13と、このラッチ回路13で保持しているテストモード設定信号をデコードするデコード部14とを備えた。
請求項(抜粋):
LSIの通常外部入力端子と共用したテストモード設定用端子をリセット信号により制御を行う制御回路と、シフトレジスタにより構成されて、前記制御回路によるテストモード設定用端子からの信号をテストモード設定信号にシフトするテストモード設定信号発生部と、前記リセット信号によりラッチするラッチ回路と、このラッチ回路で保持しているテストモード設定信号をデコードするデコード部とを備えたことを特徴とするテストモード設定回路。
IPC (2件):
G01R 31/3185 ,  G01R 31/28
引用特許:
審査官引用 (4件)
  • 特開昭62-265737
  • 特開平3-015776
  • 半導体集積回路
    公報種別:公開公報   出願番号:特願平5-319891   出願人:日産自動車株式会社
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