特許

J-GLOBAL ID：200903024492365493

半導体装置及びシステム

発明者： 中川 宏 ,  大石 貫時
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平8-346671
公開番号（公開出願番号）：特開平10-172282
出願日： 1996年12月10日
公開日（公表日）： 1998年06月26日
要約：

【要約】 (修正有)【課題】 所要論理段数を削減して遅延時間の縮小を図ったパルス発生回路を実現し、シンクロナスDRAM等の動作の高速化及び安定化を図る。【解決手段】 クロックバッファCBのワンショットパルス発生回路PGを、入力クロック信号ICLKを受けるNチャンネルMOSFETN1と、第1のMOSFETのドレインにおける内部信号CKBの実質的な遅延信号DCKBを受けるPチャンネルMOSFETP1及びNチャンネルMOSFETN2とを基本に構成する。また、その反転セット入力端子SBに実質的なクロック信号CLKを受けそのリセット入力端子RBに内部パルス信号CKBの実質的な反転遅延信号を受けるセットリセット型フリップフロップSRFFを設け、その非反転出力信号QをMOSFETP1及びN2のゲートに供給する。

請求項（抜粋）：

そのゲートに入力パルス信号を受ける第1導電型の第1のMOSFETと、第1の電源電圧と上記第1のMOSFETのドレインとの間に設けられそのゲートに上記第1のMOSFETのドレインにおける内部パルス信号の実質的な遅延信号を受ける第2導電型の第2のMOSFETと、上記第1のMOSFETのソースと第2の電源電圧との間に設けられそのゲートに上記内部パルス信号の実質的な遅延信号を受ける第1導電型の第3のMOSFETとを含むパルス発生回路を具備することを特徴とする半導体装置。

FI (2件)：

G11C 11/34 362 S ,  G11C 11/34 354 C

引用特許：

審査官引用 (2件)

• 半導体メモリ装置
  公報種別：公開公報   出願番号：特願平4-044093   出願人：ソニー株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願平6-337371   出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社