特許
J-GLOBAL ID：200903024505470739
配線基板の製造方法
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願2007-125400
公開番号（公開出願番号）：特開2008-282953
出願日： 2007年05月10日
公開日（公表日）： 2008年11月20日
要約：
【課題】内蔵された半導体素子と上層との接続を短くし、更に電極がスズ、ニッケル、銅で形成された一般市販品の安価なチップ部品および、銅バンプ等の安価なバンプ付半導体素子までも内蔵可能な配線基板の製造方法を提供する。【解決手段】半導体素子3及びチップ部品4の電子部品が実装される配線基板1において、電子部品の電極に対応する位置の銅箔上にエッチング液に対するストッパ材2を形成し、電子部品を実装後、絶縁層5を介し積層し、銅箔をエッチング除去した後、配線を形成する。【選択図】図1
請求項（抜粋）：
電子部品が実装される配線基板の製造方法において、少なくとも以下の工程を含むことを特徴とする配線基板の製造方法。
(1)電子部品を実装する際、電子部品の電極又は電極上のバンプが位置する部分の第1
の金属板上に、ウエットエチング液に耐性のあるストッパ材を形成する工程。
(2)電極又は電極上にバンプが形成された電子部品を、電極又はバンプが該ストッパ材
と重なるように、第1の金属板上に実装する工程。
(3)電子部品が実装された第1の金属板上に、少なくとも絶縁層となる未硬化樹脂層を
設け、熱硬化させる工程。
(4)ウエットエチング液により、第1の金属板を剥離する工程。
(5)絶縁層表面に無電解めっき及び電解めっき法により、導体層を形成する工程。
(6)基板の両面に配線を形成する工程。
IPC (1件)：
FI (2件)：
Fターム (13件)：
5E346AA12
, 5E346AA15
, 5E346AA43
, 5E346BB20
, 5E346CC32
, 5E346CC41
, 5E346DD23
, 5E346DD24
, 5E346EE09
, 5E346FF45
, 5E346GG17
, 5E346GG28
, 5E346HH01
