特許
J-GLOBAL ID：200903025111874199
半導体装置のキャパシタ形成方法
発明者：
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出願人/特許権者：
代理人 (1件)：
稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願平10-200440
公開番号（公開出願番号）：特開2000-031409
出願日： 1998年07月15日
公開日（公表日）： 2000年01月28日
要約：
【要約】【課題】 簡易な工程で所望形状のキャパシタ電極を歩留り良く形成できるような半導体装置のキャパシタ形成方法を提供する。【解決手段】 本方法では、シリコン基板2上に第1の絶縁膜3を成膜し、コンタクトプラグ4を形成する。更に、エッチング停止層5及び第2の絶縁膜6を成膜し、パターニングしてトレンチ(角筒形の凹部)7を形成する。トレンチ上にキャパシタの下部電極となるポリシリコン膜8を成膜し、基板全面のポリシリコン膜8上にポジ型の下層フォトレジスト膜50を成膜する。下層フォトレジスト膜をベーキングし、更に下層フォトレジスト膜上に光透過率の高いポジ型の上層フォトレジスト膜52を成膜する。次いで、上層及び下層フォトレジスト膜に露光処理及び現象処理を施して、トレンチ内に下層フォトレジスト膜を残し、トレンチ領域以外のポリシリコン膜8上の上層フォトレジスト膜及び下層フォトレジスト膜を除去する。次いで、トレンチ内のポリシリコン膜を露出して筒体の下部電極を形成する。
請求項（抜粋）：
半導体装置のキャパシタの形成方法であって、基板上に形成された絶縁膜に、キャパシタの下部電極と同じ形状を有し、上方に向け開口した凹部を形成する工程と、凹部の凹部壁を含めて基板全面にポリシリコン膜を成膜する工程と、基板全面にわたり光透過率の小さいポジ型のフォトレジスト膜を成膜し、フォトレジスト膜で凹部を埋め込み、かつ凹部以外の領域のポリシリコン膜上にフォトレジスト膜を形成する工程と、フォトレジスト膜を露光、現像して、凹部以外の領域のポリシリコン膜上のフォトレジスト膜を除去する工程と、凹部以外の領域のポリシリコン膜をエッチングして除去し、凹部壁上にポリシリコン膜からなる筒体を形成する工程と、筒体内のフォトレジスト膜及び筒体外の絶縁膜を除去し、露出した筒体を下部電極とする工程とを備えていることを特徴とする半導体装置のキャパシタ形成方法。
IPC (2件)：
H01L 27/108
, H01L 21/8242
5F083AD00
, 5F083AD15
, 5F083JA32
, 5F083PR23
