特許
J-GLOBAL ID：200903025136424414

半導体装置及びその製造方法

発明者：
岩松 俊明

岩松 俊明 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-228034
公開番号（公開出願番号）：特開平11-067894
出願日： 1997年08月25日
公開日（公表日）： 1999年03月09日
要約：
【要約】【課題】 型素子分離を有する半導体装置において、装置性能を悪化させることなく精度の良いアライメントが行える半導体装置およびその製造方法を得る。【解決手段】 アライメントマーク領域11Aの全て及び溝10C上に対応する埋込シリコン酸化膜2上のみにレジストパターン51を形成し、レジストパターン51によるドライエッチングを用いてプリエッチング処理を行い、メモリセル領域11B全面及び周辺回路領域11Cの一部上のシリコン酸化膜2を所定の膜厚分除去する。レジストパターン51の除去後、CMP研磨処理を行い、さらにシリコン酸化膜3及びシリコン窒化膜4を除去して、シリコン酸化膜2Aの最上部と最下部の表面との間に高低差を設けることによりアライメントマークを形成する。
請求項（抜粋）：
溝型の素子分離構造によって半導体素子間が素子分離される半導体装置であって、半導体基板と、前記半導体基板に形成され、その上層部に第1の溝と前記第1の溝内に形成されたアライメント用絶縁膜とを有するアライメントマーク領域と、前記半導体基板に形成され、複数の半導体素子間を絶縁分離する素子分離用絶縁膜を有する素子形成領域とを備え、前記素子分離用絶縁膜は前記半導体基板の上層部に形成された第2の溝内に充填され、前記アライメント用絶縁膜の最上部を前記半導体基板の表面より高くし、最下部の表面高さを前記半導体基板の表面高さより低くすることにより、前記アライメント用絶縁膜に高低差を設けたことを特徴とする、半導体装置。
IPC (4件)：
H01L 21/76 ,  H01L 21/027 ,  H01L 27/108 ,  H01L 21/8242
FI (3件)：
H01L 21/76 L ,  H01L 21/30 502 M ,  H01L 27/10 681 F
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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