特許
J-GLOBAL ID：200903072551560160
半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
岡田 和秀
公報種別：公開公報
出願番号（国際出願番号）：特願平8-029191
公開番号（公開出願番号）：特開平9-223656
出願日： 1996年02月16日
公開日（公表日）： 1997年08月26日
要約：
【要約】【課題】 完全平坦化が行われた半導体基板において、半導体マスクを半導体基板上のパターンに位置合せできるようにする。【解決手段】 半導体基板10上に、幅W1が酸化珪素膜60の堆積膜厚Tsio2の値とゲート電極73の膜厚(Tpoly+Twsi)の値の和の2倍以上で、深さDiniが、酸化珪素膜60の堆積膜厚Tsio2の値とゲート電極73の膜厚(Tpoly+Twsi)の値との和から溝50の深さDstiの値を差し引いた値以上となるように溝400を形成し、溝50、401形成後、酸化珪素膜60を堆積し、研磨により完全平坦化しても凹部が形成されるようにし、前記凹部が半導体マスクの合せキーとなり、ゲート電極73が形成される。
請求項（抜粋）：
半導体基板上に半導体素子を形成する半導体装置の製造方法であって、前記半導体基板上に、半導体マスクの位置合わせ用の所要の幅および所要の深さを有する位置合わせ用溝または位置合わせ用ホールを形成する工程と、前記位置合わせ用溝または位置合わせ用ホールに、第1の半導体マスクを位置合わせして、第1のマスクパターンを形成し、エッチングによって少なくとも第1の溝または第1のホールを形成する工程と、前記半導体基板上に第1の膜を形成する工程と、前記第1の膜を研磨して平坦化する工程と、前記半導体基板上に第2の膜を形成する工程と、前記位置合わせ用溝または位置合わせ用ホールに、第2の半導体マスクを位置合わせして第2のマスクパターンを形成し、前記第2の膜をエッチングする工程とを備え、前記位置合わせ用溝または位置合わせ用ホールの前記所要の幅および所要の深さは、前記第2の膜の形成工程によって前記位置合わせ用溝または位置合わせ用ホールに凹部が形成されるに足る大きさであることを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 21/027
, H01L 21/28
, H01L 21/304 321
, H01L 21/76
H01L 21/30 502 M
, H01L 21/28 Z
, H01L 21/304 321 S
, H01L 21/76 L
出願人引用 (8件)
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審査官引用 (8件)
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