特許
J-GLOBAL ID：200903025218794724

半導体装置とその製造方法

発明者：
井上 智子

井上 智子 について

, 
井上 顕

井上 顕 について


出願人/特許権者：
NECエレクトロニクス株式会社

NECエレクトロニクス株式会社 について


代理人 (1件)： 徳丸 達雄
公報種別：公開公報
出願番号（国際出願番号）：特願2004-041280
公開番号（公開出願番号）：特開2005-039189
出願日： 2004年02月18日
公開日（公表日）： 2005年02月10日
要約：
【課題】 ビット線の上面にハードマスク膜を形成し、ビット線の側壁に窒化膜をエッチバックして形成したサイドウォールを設けるSAC(セルフアラインコンタクト)プロセスを用いることなくビット線と容量コンタクトとの間の短絡を防止する。【解決手段】 SAC構造を採用していない半導体装置に対して、ビット線6が形成されている場所以外のビットコンタクト層間膜13をエッチング処理により除去した後に、ダイレクト窒化膜19をビット線6の上面および側面の全面にビット線6を覆うようにして形成する。ビット線6上の上面の窒化膜の膜厚を側面とほぼ同一にできるため、ビット線6自体の高さが低くなり、微細化を図ることができる。また、エッチバックを必要とせずに、ビット線6の側壁に窒化膜を形成するため、SAC構造に比べて、ビット線6の側壁に一定の膜厚を有する窒化膜を容易に形成できる。【選択図】 図1
請求項（抜粋）：
半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって、 半導体基板上にトランジスタを形成する工程と、 前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、 前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、 前記セルコンタクト層間膜上に前記セルコンタクトを覆うようにビットコンタクト層間膜を形成する工程と、 前記ビットコンタクト層間膜に前記セルコンタクトと電気的に接続するためのビットコンタクトを形成する工程と、 前記ビットコンタクト層間膜上に前記ビットコンタクトと電気的に接続されるビット線を形成する工程と、 前記ビットコンタクト層間膜の、上層に形成される容量素子と前記セルコンタクトとの間を電気的に接続するための容量コンタクトを形成しようとする場所をエッチング処理により取り除く工程と、 前記ビット線の側面および上面を覆うようにして窒化膜を形成する工程と、前記窒化膜を覆うようにして容量コンタクト層間膜を形成する工程と、 前記容量コンタクト層間膜と前記窒化膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、 前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有する半導体装置の製造方法。
IPC (3件)：
H01L21/8242 ,  H01L21/768 ,  H01L27/108
FI (2件)：
H01L27/10 681B ,  H01L21/90 K
Fターム (28件)：
5F033HH19 ,  5F033HH33 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ25 ,  5F033QQ37 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033SS15 ,  5F033TT02 ,  5F033VV16 ,  5F033XX31 ,  5F083AD48 ,  5F083AD49 ,  5F083GA28 ,  5F083GA29 ,  5F083JA39 ,  5F083JA40 ,  5F083JA56 ,  5F083KA05 ,  5F083MA02 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083PR06 ,  5F083PR10 ,  5F083PR40
引用特許：
出願人引用 (4件)
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審査官引用 (2件)

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