特許

J-GLOBAL ID：200903025428933786

半導体装置

発明者： 舛岡 富士雄 ,  新井 紳太郎
出願人/特許権者： 日本ユニサンティスエレクトロニクス株式会社
代理人 (5件)： 熊倉 禎男 ,  大塚 文昭 ,  西島 孝喜 ,  須田 洋之 ,  谷口 信行
公報種別：公開公報
出願番号（国際出願番号）：特願2008-199992
公開番号（公開出願番号）：特開2009-182316
出願日： 2008年08月01日
公開日（公表日）： 2009年08月13日
要約：

【課題】縦型MOSトランジスタの小型化、及びそれに伴って増加する寄生抵抗、寄生容量を低減すること。【解決手段】基板と、基板上の絶縁膜と、基板上の絶縁膜上に形成された平面状半導体層と、平面状半導体層に形成されるドレイン又はソース領域、平面状半導体層上に形成される柱状半導体層、柱状半導体層上部に形成されるソース又はドレイン領域、及び柱状半導体層の側壁を包囲するように絶縁膜を介して形成されるゲート電極を含む第1及び第2のMOSトランジスタとを備える半導体装置において、第1のMOSトランジスタの平面状半導体層に形成されるドレイン又はソース領域の表面の少なくとも一部と第2のMOSトランジスタの平面状半導体層に形成されるドレイン又はソース領域の表面の少なくとも一部とを接続するシリサイド層が形成されている。【選択図】図3

請求項（抜粋）：

第1のMOSトランジスタのドレイン又はソースのいずれかと、第2のMOSトランジスタのドレイン又はソースのいずれかが接続される回路を備えた半導体装置であって、 基板と、 前記基板上の絶縁膜と、 前記基板上の絶縁膜上に形成された平面状半導体層と、 を備え、 前記第1のMOSトランジスタは、前記平面状半導体層に形成される第1のドレイン又はソース領域、該平面状半導体層上に形成される第1の柱状半導体層、該第1の柱状半導体層上部に形成される第2のソース又はドレイン領域、及び該第1の柱状半導体層の側壁を包囲するように第1の絶縁膜を介して形成される第1のゲート電極を含み、 前記第2のMOSトランジスタは、前記平面状半導体層に形成される第3のドレイン又はソース領域、該平面状半導体層上に形成される第2の柱状半導体層、該第2の柱状半導体層上部に形成される第4のソース又はドレイン領域、及び該第2の柱状半導体層の側壁を包囲するように第2の絶縁膜を介して形成される第2のゲート電極を含み、 前記第1のドレイン又はソース領域の表面の少なくとも一部と前記第3のドレイン又はソース領域の表面の少なくとも一部とを接続する第1のシリサイド層が形成されていることを特徴とする半導体装置。

IPC (11件)：

H01L 29/786 ,  H01L 29/78 ,  H01L 27/04 ,  H01L 21/823 ,  H01L 27/092 ,  H01L 27/08 ,  H01L 21/28 ,  H01L 29/417 ,  H01L 29/423 ,  H01L 29/49 ,  H01L 27/088

FI (16件)：

H01L29/78 626A ,  H01L29/78 653D ,  H01L29/78 613A ,  H01L29/78 656A ,  H01L29/78 616S ,  H01L27/08 321E ,  H01L27/08 331E ,  H01L27/08 321D ,  H01L27/08 321G ,  H01L27/08 321F ,  H01L21/28 301D ,  H01L29/50 M ,  H01L29/58 G ,  H01L27/08 102D ,  H01L27/08 102E ,  H01L27/08 311A

Fターム (106件)：

4M104AA01 ,  4M104AA09 ,  4M104BB20 ,  4M104BB21 ,  4M104BB30 ,  4M104BB32 ,  4M104CC01 ,  4M104CC05 ,  4M104DD02 ,  4M104DD08 ,  4M104DD16 ,  4M104DD17 ,  4M104DD26 ,  4M104DD37 ,  4M104DD43 ,  4M104DD75 ,  4M104DD78 ,  4M104DD84 ,  4M104DD91 ,  4M104EE03 ,  4M104EE05 ,  4M104EE09 ,  4M104EE16 ,  4M104EE17 ,  4M104FF06 ,  4M104FF11 ,  4M104FF14 ,  4M104FF17 ,  4M104FF22 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH14 ,  4M104HH20 ,  5F048AA00 ,  5F048AA01 ,  5F048AA08 ,  5F048AA09 ,  5F048AB04 ,  5F048AC02 ,  5F048AC03 ,  5F048BA14 ,  5F048BA16 ,  5F048BB01 ,  5F048BB02 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB09 ,  5F048BB11 ,  5F048BB14 ,  5F048BB20 ,  5F048BC01 ,  5F048BC11 ,  5F048BD00 ,  5F048BD01 ,  5F048BD04 ,  5F048BD07 ,  5F048BF06 ,  5F048BF07 ,  5F048BF15 ,  5F048BF16 ,  5F048BG02 ,  5F048BG03 ,  5F048BG07 ,  5F048DA25 ,  5F048DA27 ,  5F110AA02 ,  5F110AA04 ,  5F110AA16 ,  5F110BB04 ,  5F110CC09 ,  5F110EE01 ,  5F110EE05 ,  5F110EE22 ,  5F110EE24 ,  5F110EE37 ,  5F110EE38 ,  5F110EE45 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110GG02 ,  5F110GG06 ,  5F110GG22 ,  5F110GG23 ,  5F110GG25 ,  5F110GG35 ,  5F110GG58 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HK05 ,  5F110HK33 ,  5F110HK40 ,  5F110HM02 ,  5F110HM04 ,  5F110HM12 ,  5F110HM17 ,  5F110NN03 ,  5F110NN04 ,  5F110NN05 ,  5F110NN23 ,  5F110NN24 ,  5F110QQ03 ,  5F110QQ11 ,  5F110QQ19

引用特許：

出願人引用 (2件)

• 特開平2-188966号公報
  
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平5-345126   出願人：三菱電機株式会社

審査官引用 (7件)

• 縦形デバイスの集積化を用いて自己整合性CMOSインバータを形成する方法
  公報種別：公開公報   出願番号：特願2002-292329   出願人：チャータード・セミコンダクター・マニュファクチャリング・リミテッド
• 電界効果トランジスタ及びその製造方法
  公報種別：公開公報   出願番号：特願2005-115998   出願人：日本電気株式会社
• 半導体装置とその製造方法
  公報種別：公開公報   出願番号：特願平10-237438   出願人：ソニー株式会社
• 特開平3-114233
  
• 特開昭62-190751
  
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願2001-020745   出願人：ソニー株式会社
• 半導体集積回路及びその製造方法
  公報種別：公開公報   出願番号：特願2000-212687   出願人：株式会社東芝