特許
J-GLOBAL ID：200903025680319594
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-246290
公開番号（公開出願番号）：特開平10-092792
出願日： 1996年09月18日
公開日（公表日）： 1998年04月10日
要約：
【要約】【課題】 SAC(Self Aligned Contact)構造において、コンタクトホールをドライエッチングで形成する際、アスペクト比が高くなるのでマイクロローディング効果によりエッチング速度が低下したり、エッチングが停止する。その結果、コンタクト抵抗が高くなる。【解決手段】 絶縁膜25上にSiN膜30を形成し、その上にレジスト26を塗布してパターニングする。このパターンをSiN膜30に転写した後、レジスト26を除去し、SiN膜30をマスクに絶縁膜25をドライエッチングする。
請求項（抜粋）：
半導体基板上にゲート配線を形成し、この配線を囲むように第1のエッチング抑制層を形成する工程と、前記半導体基板上及び前記第1のエッチング抑制層上に絶縁膜を形成する工程と、前記絶縁膜上に第2のエッチング抑制層を形成する工程と、前記第2のエッチング抑制層上にレジストを塗布する工程と、前記絶縁膜に前記第1のエッチング抑制層及び前記半導体基板に達するコンタクトホールを形成するため、前記レジストをパターニング加工する工程と、前記レジストをマスクに前記第2のエッチング抑制層をエッチングする工程と、前記レジストを除去する工程と、前記第2のエッチング抑制層をマスクに前記絶縁膜をドライエッチングしてコンタクトホールを形成する工程とを具備することを特徴とする半導体装置の製造方法。
引用特許：
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