特許

J-GLOBAL ID：200903025891407252

薄膜トランジスタおよびその製造方法

発明者： 小田 誠司 ,  後藤 政仁
出願人/特許権者： シャープ株式会社
代理人 (3件)： 前田 弘 ,  小山 廣毅 ,  竹内 祐二
公報種別：公開公報
出願番号（国際出願番号）：特願2003-352719
公開番号（公開出願番号）：特開2005-116977
出願日： 2003年10月10日
公開日（公表日）： 2005年04月28日
要約：

【課題】 半導体層のサイズを小さくしても簡素な工程で製造でき、ソース電極とソース領域との接触抵抗やドレイン電極とドレイン領域との接触抵抗を増加させない薄膜トランジスタの提供。【解決手段】 薄膜トランジスタは、基板1上に形成された半導体層2と、半導体層2上に形成されたゲート絶縁膜3と、ゲート絶縁膜3上に形成されたゲート電極4と、ゲート電極4の両側に形成されたサイドウォール膜6aと、半導体層2にそれぞれ接続されたソース電極7およびドレイン電極8と有する。半導体層2は、平面視において、ゲート電極4と重なる第1領域2cと、第1領域2cの外側に隣接し、かつサイドウォール膜6aと重なる第2領域と、第2領域の外側に隣接し、かつソース電極7またはドレイン電極8と直接接続されている第3領域とを含む。【選択図】 図2

請求項（抜粋）：

基板上に形成された半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側に形成されたサイドウォール膜と、前記半導体層にそれぞれ接続されたソース電極およびドレイン電極と有する薄膜トランジスタであって、 前記半導体層は、平面視において、前記ゲート電極と重なる第1領域と、前記第1領域の外側に隣接し、かつ前記サイドウォール膜と重なる第2領域と、前記第2領域の外側に隣接し、かつ前記ソース電極または前記ドレイン電極と直接接続されている第3領域とを含む薄膜トランジスタ。

IPC (3件)：

H01L29/786 ,  H01L21/336 ,  H01L29/417

FI (3件)：

H01L29/78 616S ,  H01L29/78 616K ,  H01L29/50 M

Fターム (47件)：

4M104AA09 ,  4M104BB01 ,  4M104BB14 ,  4M104BB25 ,  4M104BB40 ,  4M104CC01 ,  4M104DD02 ,  4M104DD78 ,  4M104DD84 ,  4M104EE09 ,  4M104EE15 ,  4M104EE17 ,  4M104FF13 ,  4M104FF14 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH15 ,  5F110AA03 ,  5F110AA04 ,  5F110BB01 ,  5F110CC02 ,  5F110DD03 ,  5F110EE05 ,  5F110EE09 ,  5F110EE14 ,  5F110EE32 ,  5F110EE42 ,  5F110FF02 ,  5F110GG02 ,  5F110GG13 ,  5F110GG25 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HK05 ,  5F110HK06 ,  5F110HK22 ,  5F110HK40 ,  5F110HM02 ,  5F110HM14 ,  5F110HM15 ,  5F110NN72 ,  5F110PP01 ,  5F110PP10 ,  5F110QQ03 ,  5F110QQ04 ,  5F110QQ11

引用特許：

審査官引用 (4件)

• 絶縁ゲイト型電界効果半導体装置およびその作製方法
  公報種別：公開公報   出願番号：特願平3-174269   出願人：株式会社半導体エネルギー研究所
• 半導体装置およびその作製方法
  公報種別：公開公報   出願番号：特願平5-172711   出願人：株式会社半導体エネルギー研究所
• 半導体装置およびその作製方法
  公報種別：公開公報   出願番号：特願平5-160258   出願人：株式会社半導体エネルギー研究所
• 特開平4-003939