特許

J-GLOBAL ID：200903026004337241

完全空乏型SOIトランジスタの製造方法

発明者： 小松 裕司
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2001-250961
公開番号（公開出願番号）：特開2003-069023
出願日： 2001年08月22日
公開日（公表日）： 2003年03月07日
要約：

【要約】【課題】 閾値のSOI膜厚依存性を抑制し、基板面内の特性ばらつきを減少させること。【解決手段】 本発明は、SOI(Silicon on Insulator)基板を用いて複数の素子分離領域を形成し、各素子分離領域に所定の不純物注入を行って複数のトランジスタを製造する方法であり、複数の素子分離領域の各SOI膜23に対して第1導電型の不純物注入を行った後、第1導電型と反対と第2導電型の不純物注入を、第1導電型の不純物濃度分布のピーク位置Rp1より深いピーク位置Rp2で、かつ不純物濃度分布のテール部分が前記各SOI膜23の平均膜厚となるSOI膜23内にかかるよう行う方法である。

請求項（抜粋）：

SOI(Silicon on Insulator)基板を用いて複数の素子分離領域を形成し、各素子分離領域に所定の不純物注入を行って複数のトランジスタを製造する方法において、前記複数の素子分離領域の各SOI膜に対して第1導電型の不純物注入を行った後、前記第1導電型と反対と第2導電型の不純物注入を、前記第1導電型の不純物濃度分布のピーク位置より深いピーク位置で、かつ不純物濃度分布のテール部分が前記各SOI膜の平均膜厚となるSOI膜内にかかるよう行うことを特徴とする完全空乏型SOIトランジスタの製造方法。

IPC (5件)：

H01L 29/786 ,  H01L 21/265 ,  H01L 21/762 ,  H01L 27/08 331 ,  H01L 27/12

FI (6件)：

H01L 27/08 331 E ,  H01L 27/12 F ,  H01L 29/78 618 F ,  H01L 29/78 621 ,  H01L 21/76 D ,  H01L 21/265 F

Fターム (42件)：

5F032AA07 ,  5F032AA35 ,  5F032AA44 ,  5F032CA17 ,  5F032DA43 ,  5F032DA71 ,  5F048AA04 ,  5F048AC03 ,  5F048BA16 ,  5F048BB05 ,  5F048BB08 ,  5F048BB14 ,  5F048BC06 ,  5F048BD04 ,  5F048BE01 ,  5F110AA08 ,  5F110AA09 ,  5F110BB04 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110DD24 ,  5F110EE09 ,  5F110EE30 ,  5F110EE32 ,  5F110FF02 ,  5F110GG02 ,  5F110GG12 ,  5F110GG25 ,  5F110GG32 ,  5F110GG34 ,  5F110GG52 ,  5F110HJ01 ,  5F110HJ06 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HK05 ,  5F110HM15 ,  5F110NN62 ,  5F110NN65 ,  5F110QQ11 ,  5F110QQ16

引用特許：

審査官引用 (3件)

• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平7-098718   出願人：旭化成工業株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平6-048868   出願人：富士通株式会社
• 特開昭63-244776