特許
J-GLOBAL ID：200903026432469810
低電圧メモリ
発明者：
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出願人/特許権者：
代理人 (1件)：
合田 潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-031981
公開番号（公開出願番号）：特開平7-302848
出願日： 1995年02月21日
公開日（公表日）： 1995年11月14日
要約：
【要約】【目的】 NチャネルEEPROMのゲート・スタックに、チャネル領域とはエネルギー帯エッジが異なる薄い浮遊ゲートを挿入することにより、大きなデータ保存時間を有する低電圧EEPROMセルを提供すること。【構成】 NチャネルEEPROM素子では、浮遊ゲート104がチャネル領域の伝導帯エッジよりも少なくとも1kT電子ボルト低い伝導帯エッジ(或いは金属または金属を含む複合材料の場合にはフェルミ・エネルギー)を有する材料から構成される。従って、浮遊ゲート材料はチャネル領域の材料よりも大きな電子親和力を有する。これにより浮遊ゲートとチャネルとを分離する絶縁層112を薄く(100 以下)形成することが可能になり、書込み電圧が低減され、故障なく実行される書込みサイクル数が増加する。また、読出しオペレーションの間に、浮遊ゲートに蓄積された電荷がトンネル作用によりチャネル領域に戻ることはない。
請求項（抜粋）：
特定の電荷キャリア型の電荷キャリアを有する第1の材料からなるチャネル領域と、上記チャネル領域に近接して配置される第2の材料からなる浮遊ゲート領域と、上記浮遊ゲート領域を上記チャネル領域から約5 乃至約100 の距離で隔てる絶縁層領域と、を含み、上記第2の材料が上記特定の電荷キャリア型の上記電荷キャリアに対して、上記第1の材料よりも少なくともkTだけ大きな親和力を有する(kはボルツマン定数であり、Tは上記絶縁層領域の通常の動作温度[ ゚K]である)、メモリ・セルの電荷蓄積構造。
IPC (3件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
