特許

J-GLOBAL ID：200903026503334890

半導体集積回路のPAD端子構造体

発明者： 本間 勝己
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-275219
公開番号（公開出願番号）：特開2001-102554
出願日： 1999年09月28日
公開日（公表日）： 2001年04月13日
要約：

【要約】【課題】半導体集積回路のPAD端子構造体を提供する。【解決手段】セルピッチ幅SPを基本とし、3倍のセルピッチ幅SPを有し、3倍のセルピッチ幅SP内に、太幅を必要とする配線101と通常の幅の配線102を有し、インターフェイス3セル分で設けることが可能な幅で、2個のPAD端子103,104のそれぞれが別配線層で設けられている。通常信号線102用のPAD端子104と太幅配線101用のPAD端子103を配置位置が重ならないよう構成する。また、PAD端子103,104のそれぞれは、PADが配置されている側に配置される構成である。

請求項（抜粋）：

半導体基板の一主表面上に形成される半導体集積回路の最外郭領域が、所定のセルピッチを有するインターフェイスブロックと、前記インターフェイスブロックのm個(mは正の整数)分に対応して配置されたn個(nは正の整数)のPADを具備し、前記最外郭領域に配設される半導体集積回路のPAD端子構造体において、前記半導体集積回路のPAD端子構造体は、第1の配線と、第2の配線と、前記PADと前記第1の配線の間に配設される第1のPAD端子と、前記PADと前記第2の配線の間に配設される第2のPAD端子と、前記PADから前記第1のPAD端子への第1の接続配線と、前記PADから前記第2のPAD端子への第2の接続配線とを備え、前記PADと前記第1の配線を接続する際に、または前記PADと前記第2の配線を接続する際に、前記第1および前記第2の接続配線が直線的に配置されるよう前記第1のPAD端子および前記第2のPAD端子のそれぞれは、前記インターフェイスブロックの前記m個分の幅を有することを特徴とする半導体集積回路のPAD端子構造体。

IPC (3件)：

H01L 27/118 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 21/82 M ,  H01L 27/04 E ,  H01L 27/04 U

Fターム (14件)：

5F038BE07 ,  5F038CA05 ,  5F038CA07 ,  5F038CA10 ,  5F038CD02 ,  5F038CD05 ,  5F038EZ20 ,  5F064DD13 ,  5F064DD18 ,  5F064DD25 ,  5F064DD43 ,  5F064EE09 ,  5F064EE17 ,  5F064EE22

引用特許：

審査官引用 (2件)

• ゲートアレイの入出力回路構造及びその製造方法
  公報種別：公開公報   出願番号：特願平9-026182   出願人：エルエスアイロジックコーポレーション
• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平8-094970   出願人：株式会社日立製作所